[发明专利]半导体器件

权利要求书

1.一种半导体器件，包括：

基板，包括第一有源区；

第一有源图案、第二有源图案和第三有源图案，被包括在所述第一有源区中并在第一方向上延伸，其中所述第二有源图案设置在所述第一有源图案和所述第三有源图案之间；

第一栅电极和第二栅电极，设置在所述第一有源区上并在与所述第一方向交叉的第二方向上延伸；

第一电源线和第一位线，设置在所述第一有源区上，其中所述第一电源线和所述第一位线在所述第一方向上延伸并彼此平行；

第一有源接触、第二有源接触和第三有源接触，设置在所述第一有源区上并接触所述第一有源区，在所述第二方向上延伸，并与所述第一有源图案、所述第二有源图案、所述第三有源图案、所述第一电源线和所述第一位线交叠，其中所述第一栅电极设置在所述第一有源接触和所述第二有源接触之间，所述第二栅电极设置在所述第二有源接触和所述第三有源接触之间；

第一通路，设置在所述第一有源接触上并且连接到所述第一电源线，其中所述第一通路是设置在所述第一有源接触上的唯一通路；

第二通路，设置在所述第二有源接触上并且连接到所述第一位线，其中所述第二通路是设置在所述第二有源接触上的唯一通路；以及

第三通路，设置在所述第三有源接触上并且连接到所述第一位线，其中所述第三通路是设置在所述第三有源接触上的唯一通路。

2.如权利要求1所述的半导体器件，其中所述第一有源图案包括邻近于所述第一栅电极的一侧的第一杂质区域、设置在所述第一栅电极和所述第二栅电极之间的第二杂质区域以及邻近于所述第二栅电极的一侧的第三杂质区域，

其中所述第一栅电极、所述第一杂质区域和所述第二杂质区域形成第一存储器单元的第一晶体管，所述第二栅电极、所述第二杂质区域和所述第三杂质区域形成第二存储器单元的第二晶体管，

其中当所述第一晶体管导通时，所述第一存储器单元处于开启状态，并且

所述第二存储器单元处于关闭状态。

3.如权利要求1所述的半导体器件，其中所述基板还包括第二有源区，所述第一栅电极和所述第二栅电极设置在所述第二有源区上同时从所述第一有源区朝向所述第二有源区延伸，

其中所述半导体器件还包括：

第四有源图案、第五有源图案和第六有源图案，被包括在所述第二有源区中并在所述第一方向上延伸，其中所述第五有源图案设置在所述第四有源图案和所述第六有源图案之间；

第二电源线和第二位线，设置在所述第二有源区上，其中所述第二电源线和所述第二位线在所述第一方向上延伸并彼此平行；

第四有源接触、第五有源接触和第六有源接触，设置在所述第二有源区上并接触所述第二有源区，在所述第二方向上延伸，并与所述第四有源图案、所述第五有源图案、所述第六有源图案、所述第二电源线和所述第二位线交叠，其中所述第一栅电极设置在所述第四有源接触和所述第五有源接触之间，所述第二栅电极设置在所述第五有源接触和所述第六有源接触之间；

第四通路，设置在所述第四有源接触上并且连接到所述第二位线，其中所述第四通路是设置在所述第四有源接触上的唯一通路；

第五通路，设置在所述第五有源接触上并且连接到所述第二电源线，其中所述第五通路是设置在所述第五有源接触上的唯一通路；以及

第六通路，设置在所述第六有源接触上并且连接到所述第二电源线，其中所述第六通路是设置在所述第六有源接触上的唯一通路。

4.如权利要求1所述的半导体器件，还包括设置在所述基板的上部处的器件隔离层，

其中所述器件隔离层限定所述第一有源图案、所述第二有源图案和所述第三有源图案，并且

其中所述第一有源图案、所述第二有源图案和所述第三有源图案中的每个的上部从所述器件隔离层垂直地突出。

5.如权利要求2所述的半导体器件，其中所述第一存储器单元和所述第二存储器单元的每个是只读存储器(ROM)单元。