[发明专利]用于静态随机存取存储器(SRAM)自定时器的挠曲电路

说明书

本揭示内容涉及用于静态随机存取存储器(SRAM)自定时器的挠曲电路，有关于一种电路，其包括：第一晶体管，其具有连接至电容器的漏极，连接至反相器的输入的栅极，以及连接至接地的源极；第二晶体管，其具有连接至该电容器的漏极，以及连接至该反相器的该输入的栅极；第三晶体管，其具有连接至该反相器的输出的源极，连接至该第二晶体管的源极的漏极，以及连接至该反相器的该输入的栅极；以及第四晶体管，其具有连接至该第三晶体管的该源极的源极，连接至接地的漏极，以及连接至该电容器的栅极。

技术领域

本揭示内容有关于一种用于静态随机存取存储器(SRAM)自定时器的挠曲电路，且更特别的是，有关于一种用于SRAM自定时器的挠曲电路，其改善SRAM自定时器的讯号裕度(signal margin)，特别是在电压较低时。

背景技术

存储器装置常用作运算装置或其他电子设备的内部储存区。在运算装置中用来储存数据的一种特定存储器类型是随机存取存储器(RAM)。RAM通常用作运算环境的主存储器，且大体是易失性的，它是在电源关掉时，失去存入RAM的所有数据。

静态RAM(SRAM)为RAM的一例子。SRAM的优点是在不需要刷新的情形下保持数据。典型SRAM装置包括由个别SRAM单元(SRAM cell)组成的阵列。各SRAM单元能够储存代表逻辑数据位(例如，“0”或“1”)的二元电压值。SRAM单元的一组态包括一对交叉耦合装置(cross-coupled device)，例如反相器。只要有电源供给至该存储器阵列，反相器用作闩锁将数据位储存于其中。在六晶体管(6T)单元中，一对存取晶体管或传输型栅极(pass gate)(在被字线激活时)选择性地使该反相器耦合至一对互补位线(亦即，真值及互补位线)。其他SRAM单元设计可包括数目不同的晶体管(例如，4T、8T等等)。

SRAM单元的设计涉及折衷存储器阵列的读取、写入功能以维持单元稳定性、读取效能及写入效能。特别是，构成交叉耦合闩锁的晶体管必须够弱而在写入操作期间能被过度驱动(over-driven)，同时也要够强而在读取操作期间驱动位线时能维持其数据值。使交叉耦合反相器连接至真值及互补位线的存取晶体管会影响单元的稳定性及效能两者。

在单埠SRAM单元中，对单元的读取及写入存取是使用单一对的存取晶体管。栅极被驱动到一数位值以便使晶体管在“on”、“off”状态之间切换。写入操作的存取优化会驱动装置的导通电阻(Ron)减小。另一方面，存取晶体管的读取操作优化会驱动Ron增加，以便使单元与位线电容隔离以及防止单元干扰。

随着集成电路的尺寸缩小，SRAM的读取功能、写入功能之间的此折衷变得大问题。特别是，集成电路的操作电压随着电路的按比例缩小时，SRAM单元的读取及写入裕度也会减小，读取及写入裕度测量可读取及写入SRAM单元的位有多可靠。结果，读取及写入裕度减少可能各自造成SRAM单元的读取及写入操作错误。此外，构成交叉耦合闩锁的晶体管必须够弱而在写入操作期间能被过度驱动，同时也要够强而在读取操作期间驱动位线时能维持它们的数据值。

发明内容

在本揭示内容的一态样，一种电路，其包括：第一晶体管，其具有连接至电容器的漏极，连接至反相器的输入的栅极，以及连接至接地的源极；第二晶体管，其具有连接至该电容器的漏极，以及连接至该反相器的该输入的栅极；第三晶体管，其具有连接至该反相器的输出的源极，连接至该第二晶体管的源极的漏极，以及连接至该反相器的该输入的栅极；以及第四晶体管，其具有连接至该第三晶体管的该源极的源极，连接至接地的漏极，以及连接至该电容器的栅极。