[发明专利]数字频率合成电路

说明书

技术领域

本发明涉及集成电路技术领域。

背景技术

现场可编程阵列(FPGA)由于具有比较好的通用性,在市场中占据的份额越来越大。时钟信号在板级系统和集成电路(IC)器件上的数字电路中具有广泛的用途。

通常，时钟分频器将参考时钟信号的频率除以整数值，时钟乘法器用于从参考时钟信号产生较高时钟频率的一个或多个时钟信号。将时钟乘法器与时钟分频器组合提供时钟电路，其可以生成具有频率为参考时钟信号频率分数值的一个或多个时钟信号，通常称为频率合成。

在集成电路中，时钟管理电路用于执行诸如去歪斜，移位以及频率合成的功能。传统上，频率合成使用锁相环(PLL)来完成，该锁相环通过调整模拟电压来控制相位和频率。由于使用模拟电压提高了对噪声的灵敏度，全数字解决方案对于片上集成非常有吸引力。

发明内容

本发明所要解决的技术问题是，提供一种能够准确调整和控制时钟信号的数字频率合成电路。

本发明解决所述技术问题采用的技术方案是，数字频率合成电路，其特征在于，包括下述部分：

输入分频器，具有参考时钟输入端和输出端，其输出端接相位检测器；

反馈分频器，其输入端接合成电路输出端，其输出端接相位检测器；

相位检测器，其输出端接合成器控制模块；

合成器控制模块，其输出端接数字延迟线；

数字延迟线，其时钟信号输入端接参考时钟输入端，其输出端通过一个反相器接合成电路输出端；

启动停止器，具有第一输入端、第二输入端和控制信号输入端，其第一输入端接参考时钟输入端，其第二输入端接合成电路输出端。

所述合成控制器包括频率比较器和寄存器，频率比较器的输出端连接到寄存器的输入端。

本发明的有益效果是，相对传统频率合成电路精度更高、锁定时间更短。全数字解决方案对时钟管理模块具有重要意义。

附图说明

图1为频率合成器电路框图。

图2为数字延迟线电路框图。

图3为合成器控制模块电路框图。

图4为调整合成电路频率的步骤流程图。

图5为超前/滞后状态机结构示意图。

具体实施方式

本发明提供了一种用于集成电路中的频率合成电路，该电路包括具有计数器控制延迟线的振荡器电路。延迟寄存器耦合到计数器控制延迟线。延迟寄存器存储用于计数器控制延迟线的延迟值。最后，耦合到振荡器电路的相位同步器电路控制振荡器电路的启动和停止。

参见图1～5。

图1是频率合成器电路框图。参考输入时钟信号CLKREF经过时钟发生器产生输出时钟信号CLKOUT。

图2是数字延迟线电路框图。延迟线由一系列基本延迟单元组成。低精度可变延迟线提供从0到127倍低精度基本延迟LBD的可变延迟范围，其中低精度基本延迟LBD是由低精度可变延迟提供的最小非零延迟。调整电路提供0,0.25,0.5或0.75个基本延迟单元的附加延迟。因此数字延迟线可以提供范围从0到127.75倍低精度基本延迟LBD的延迟值。数字延迟线由频率合成器控制，用于将一定的延迟量内插到参考时钟中，从而改变参考时钟的频率。

图3是合成器控制模块电路框图。合成器控制块包括频率比较器和延迟选择寄存器DLYsel。频率比较器中包含M和D计数器，分别对M分频器和D分频器的输出进行计数，用于提供相位和频率比较。频率比较器将增加或减少信号传输给DLYsel寄存器。

图4是频率比较器和相位检测器共同作用下的调整合成电路频率的步骤流程图。首先，初始化频率合成器的频率比较器和相位检测器，并在参考时钟边沿启动频率合成电路。然后，参考时钟运行的同时能够得到输出时钟CLKOUT并将CLKOUT反馈到输入端。在等待参考时钟达到D个周期后，确定输出时钟CLKOUT是否超前达到M个周期。如果是，则控制频率合成电路降低输出时钟的频率，并且判断输出时钟CLKOUT和参考时钟CLKREF是否已经达到相位对齐状态。如果还没有达到相位对齐，则比较器和相位检测器再次初始化。如果输出时钟CLKOUT没有达到M个时钟周期，则控制频率合成电路增加输出时钟CLKOUT的频率，并判断输出时钟CLKOUT和参考时钟CLKREF是否已经达到相位对齐状态。如果还没有达到相位对齐，则比较器和相位检测器再次初始化。