[发明专利]一种基于FPGA的显示器及其信号切换和参数配置方法在审

专利信息
申请号: 201711025203.6 申请日: 2017-10-27
公开(公告)号: CN107833567A 公开(公告)日: 2018-03-23
发明(设计)人: 潘权;王文;颜东煌;赵保强 申请(专利权)人: 长沙理工大学
主分类号: G09G5/00 分类号: G09G5/00
代理公司: 长沙市融智专利事务所43114 代理人: 杨萍
地址: 410114 湖南省*** 国省代码: 湖南;43
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摘要:
搜索关键词: 一种 基于 fpga 显示器 及其 信号 切换 参数 配置 方法
【权利要求书】:

1.一种基于FPGA的显示器,其特征在于,包括flash、MCU、FPGA、晶振XATL和SOC;

所述flash用于存放FPGA需要配置的参数;MCU用于将flash中存放参数配置到FPGA的寄存器模块,并通过控制PLL模块的clksel信号来选择PLL模块的输入时钟;

所述晶振XATL用于在显示器上电初期为FPGA提供时钟;

所述SOC与FPGA相连,用于发送视频信号数据至FPGA;

FPGA根据配置的参数和接收到的视频信号进行图像显示。

2.一种基于FPGA的显示器的信号切换方法,所述显示器为上述的显示器,其信号切换方法为:

上电之后,FPGA需要加载网表文件,网表文件加载完之后,MCU控制PLL模块的clksel信号来选择PLL模块的输入时钟;首先选择晶振XATL的时钟作为PLL模块的输入时钟;当MCU将所有参数配置完毕后,MCU将PLL模块的输入时钟切换到数据恢复时钟Clk_phy,Clk_phy是外部数据通过数据接收模块恢复出的数据同步时钟。

3.一种基于FPGA的显示器的参数配置方法,包括以下步骤

上电之后,FPGA需要加载网表文件,网表文件加载完之后,MCU控制PLL模块的clksel信号来选择PLL模块的输入时钟;首先选择外部晶振XATL的时钟作为PLL模块的输入时钟;通过MCU将存放在flash中的参数配置到FPGA中;

当MCU将所有参数配置完毕后,MCU将PLL模块的输入时钟切换到数据恢复时钟Clk_phy,Clk_phy的时钟是外部数据通过RX_PHY模块恢复出的数据同步时钟;

在切换完输入时钟之后,对PLL模块进行复位,等PLL模块锁定之后,会送出lock信号,代表输入输出的时钟稳定;MCU接收到PLL模块的lock信号之后,对FPGA中的功能模块解复位,该模块正式进入工作模式,此时寄存器模块和功能模块的采样时钟与soc发出数据的时钟同步;FPGA根据配置的参数和接收到SOC发送的视频信号进行图像显示;在图像显示状态,通过MCU对FPGA的参数进行配置,实时观看画质效果并进行调试。

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