[发明专利]微处理器中执行FMA指令的方法和微处理器

说明书

本发明涉及微处理器中执行FMA指令的方法和微处理器。该微处理器包括FMA执行逻辑，其中FMA执行逻辑判断要在部分乘积加法器中还是在第二累加级中将累加数操作数C累加到乘数操作数A和被乘数操作数B的部分乘积。该逻辑计算A_exp+B_exp‑C_exp的阶码差并且在C为非规格化的情况下确定C中的前导零的数量。在C向A和B的乘积的累加可能会引起块消去的情况下、在ExpDelta大于或等于‑K的情况下以及在C为非规格化并且C的前导零的数量加上K所得到的值超过‑ExpDelta的情况下，该微处理器将C与A和B的部分乘积累加，其中K与部分乘积加法器中的数据通路的宽度有关。部分乘积加法器和第二累加级中的资源的策略性使用使得延迟缩短。

相关申请

本申请涉及2015年6月24日提交的标题为“Non-Atomic Split-Path FusedMultiply-Accumulate”的第14/748,817号美国专利申请(“’817申请”)和2016年7月5日提交的标题为“Chained Split Execution of Fused Compound Arithmetic Operations”的第15/202,351号美国专利申请(“’351申请”)，两者的全部内容通过引用包含于此。

技术领域

本发明涉及用于进行算术运算(更特别地，熔合FMA运算)的微处理器设计。

背景技术

呈现本背景技术以针对本公开提供有含义的上下文。本背景技术可以包括不构成现有技术或者包括并非是现有技术的一部分的要素的问题描述和主题。因此，不应将本背景技术中的任何内容视为现有技术，除非该内容是不言自明且可证实的背景技术。

浮点乘法累加(FMA)逻辑是现代计算机处理器的关键组件。在FMA操作中，执行逻辑进行可由±A*±B±C(其中A、B和C各自是分别表示乘数、被乘数和累加数的浮点数)表示的操作。

FMA设计的目标之一是缩短关键时序通路。这引领一些FMA设计者分析不同类别的FMA计算并且设计对某些类型的FMA计算而言最优化的逻辑。例如，授予Srinivasan的US2012/072703描述了用于对累加数操作数进行累加的具有近和远的数据通路的整体乘法累加单元。近的通路应对如下情况：乘数阶码(exponent)的乘积与累加数阶码之间的差(以下称为ExpDelta)处于(-2，-1，0，1)的阈值范围内。远的通路应对其它情况。

’817申请描述了如下逻辑：针对远比Srinivasan大的操作数输入组，将累加数与部分乘积累加。简言之，如果累加数的大小相对于乘积的大小而言足够小从而不需要超出数据通路可容纳的阶码对齐左移位，则累加数可以注入到部分乘积加法器中。例如，如果部分乘积加法器数据通路等于1加上两倍的有效数宽度所得到的值，则在ExpDelta≥-1的情况下，将累加数与部分乘积累加。如果该操作将引起有效减法，则对于ExpDelta＝-2的情况，累加同样在部分乘积加法器中进行。然而对于其它情况，累加数是在生成了部分乘积的规格化(normalized)非冗余和之后单独进行累加的。如这里所使用的，ExpDelta是指被乘数和乘数的阶码的和减去累加数阶码所得到的值。

利用这两个参考，基于操作数阶码值来确定通路或累加级。但对于非规格化操作数而言，并不能立即知晓真正的阶码值(即，在非规格化值被规格化为无限精度阶码的情况下阶码将会成为的值)。结果，针对一个或多个非规格化操作数的ExpDelta计算，无法准确反映累加数操作数可以在部分乘积加法器内对齐的可能性。此外，由于无法知晓非规格化累加数的真正大小，因此非规格化输入可能会在分体(split-unit)FMA的设计中带来复杂性。相对于下溢(underflow)乘积，非规格化累加数可能小于或大于下溢乘积。这在对非规格化累加数进行恰当对齐以进行累加方面带来了挑战。