[发明专利]改善地址总线的完整性

说明书

本发明涉及改善地址总线的完整性，其提供一种用于改善存储器系统中的地址完整性的方法，所述方法产生对应于存储器地址的错误校正数据。所述错误校正数据是与通过命令总线发射无操作指令同时地通过地址总线发射到存储器装置。

分案申请的相关信息

本案是分案申请。该分案的母案是申请日为2013年06月04日、申请号为201380037117.0、发明名称为“改善地址总线的完整性”的发明专利申请案。

技术领域

本发明实施例一般涉及存储器，且特定实施例涉及改善存储器的地址总线的完整性。

背景技术

存储器通常是以形成于半导体裸片中及/或半导体裸片上的集成电路(不论是单独地还是结合另一集成电路)的形式来提供，且通常可见于计算机或其它电子装置中。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。

快闪存储器已发展成为用于广泛范围的电子应用的非易失性存储器的流行来源。快闪存储器通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。通过电荷存储结构(例如，浮动栅极或陷阱层)的编程或其它物理现象进行的对所述单元的阈值电压的改变确定每个单元的数据状态。快闪存储器的常见使用包含个人计算机、数码相机、数字媒体播放器、数字记录器、游戏、器具、运载工具、无线装置、蜂窝式电话及可卸除式存储器模块。

图1图解说明并有快闪存储器100的典型现有技术系统的一个实例。所述系统还包含耦合到存储器装置100的控制器101。

控制器101经展示为通过数据总线105、控制总线106及地址总线107耦合到存储器装置100。在一个实施例中，数据总线可为32位及/或16位宽双倍数据速率(DDR)总线。

如果图1的系统并入到嘈杂的电子环境(例如，汽车或飞船)中，那么其由于点火系统及/或通信系统而经受大量噪声。因此，各种总线105到107的完整性可受到损害。已实施各种标准(例如，ISO26262)以通过提供关于所建议的完整性标准的准则来确保总线上的信息的完整性。

出于上文所叙述的原因及出于所属领域的技术人员在阅读并理解本说明书后将变得显而易见的其它原因，所述领域中需要增加系统中的总线中的一或多者的完整性。

发明内容

一方面，本申请涉及一种用于执行读取操作的方法，所述方法包括：与通过地址总线发射地址的第一部分同时地通过命令总线将第一指令发射到存储器装置；与通过所述地址总线发射所述地址的第二部分同时地通过所述命令总线将第二指令发射到所述存储器装置；与通过所述地址总线发射对应于所述地址的错误校正数据同时地通过所述命令总线将无操作指令发射到所述存储器装置；以及通过所述命令总线将读取指令发射到所述存储器装置。

另一方面，本申请还涉及一种用于执行读取操作的方法，其包括：接收地址总线上的地址；接收所述地址总线上的错误校正数据，所述错误校正数据对应于所述地址；响应于所述错误校正数据校正所述地址；以及响应于经校正地址存取存储器阵列。

附图说明

图1展示典型的现有技术系统。

图2展示读取操作的典型的现有技术实施方案的框图。

图3展示根据图2的实施例的典型的现有技术命令及地址序列的时序图。

图4展示根据图5的实施例的命令及地址序列的一个实施例的时序图。

图5展示读取操作的实施方案的一个实施例的框图。

图6展示用于改善存储器系统中的地址完整性的方法的一个实施例的流程图。

具体实施方式