[发明专利]数据输出缓冲器

权利要求书

1.一种数据输出缓冲器，包括：

上拉电路，其耦接在电源电压输入端子与输出节点之间，并且被配置为通过响应于上拉驱动信号而上拉驱动输出节点来输出被反馈到上拉驱动器的上拉反馈信号；

上拉驱动器，其被配置为通过驱动上拉信号来输出上拉驱动信号，并且在测试模式中测试信号被激活时响应于从所述上拉电路反馈的上拉反馈信号而选择性地激活上拉驱动信号；

下拉电路，其耦接在接地电压输入端子与输出节点之间，并且被配置为通过响应于下拉驱动信号而下拉驱动输出节点来输出被反馈到下拉驱动器的下拉反馈信号；以及

下拉驱动器，其被配置为通过驱动下拉信号来输出下拉驱动信号，并且在测试模式期间响应于从所述下拉电路反馈的下拉反馈信号而选择性地激活下拉驱动信号。

2.根据权利要求1所述的数据输出缓冲器，其中，当所述测试信号被激活并且上拉反馈信号处于逻辑高电平时，上拉驱动器的操作被阻挡并且上拉驱动信号被去激活，并且因而阻挡上拉电流流入输出节点的路径。

3.根据权利要求1所述的数据输出缓冲器，其中，上拉驱动器包括：

第一逻辑门，其被配置为在上拉信号和测试信号的反相信号之间执行与非运算；

第二逻辑门，其被配置为在测试信号与上拉反馈信号的反相信号之间执行与非运算；以及

第三逻辑门，其被配置为通过在第一逻辑门的输出信号与第二逻辑门的输出信号之间执行与非运算来输出上拉驱动信号。

4.根据权利要求1所述的数据输出缓冲器，其中，当测试信号被激活并且下拉反馈信号处于逻辑低电平时，下拉驱动器的操作被阻挡并且下拉驱动信号被去激活，并且因而阻挡下拉电流流入输出节点的路径。

5.根据权利要求1所述的数据输出缓冲器，其中，下拉驱动器包括：

第四逻辑门，其被配置为在下拉反馈信号与测试信号之间执行与非运算；

第五逻辑门，其被配置为在测试信号的反相信号与下拉信号之间执行与非运算；以及

第六逻辑门，其被配置为通过在第四逻辑门的输出信号与第五逻辑门的输出信号之间执行与非运算来输出下拉驱动信号。

6.根据权利要求1所述的数据输出缓冲器，还包括：

上拉自由驱动器，其被配置为产生上拉信号，

其中，上拉自由驱动器通过响应于输出使能信号而驱动数据来产生上拉信号。

7.根据权利要求1所述的数据输出缓冲器，还包括：

下拉自由驱动器，其被配置为产生下拉信号，

其中，下拉自由驱动器通过响应于输出使能信号而驱动数据来产生下拉信号。

8.根据权利要求1所述的数据输出缓冲器，其中，上拉电路包括：

第一上拉驱动元件，其耦接至电源电压输入端子，并且由上拉驱动信号控制，以输出上拉反馈信号；以及

第一电阻器，其耦接在第一上拉驱动元件与输出节点之间。

9.根据权利要求1所述的数据输出缓冲器，其中，下拉电路包括：

第二下拉驱动元件，其耦接至接地电压输入端子，并由下拉驱动信号控制，以输出下拉反馈信号；以及

第二电阻器，其耦接在第二下拉驱动元件与输出节点之间。

10.根据权利要求1所述的数据输出缓冲器，还包括：

输出焊盘，其耦接至输出节点并且被配置为将经由输出节点接收的数据输出至数据输出缓冲器的外部。

11.一种数据输出缓冲器，其包括：

上拉电路，其耦接在电源电压与输出节点之间，并且被配置为通过基于上拉驱动信号而上拉驱动输出节点来输出被反馈到上拉驱动器的上拉反馈信号；以及

上拉驱动器，其被配置为通过驱动上拉信号来输出上拉驱动信号，并且在测试模式中测试信号被激活时基于从所述上拉电路反馈的上拉反馈信号来选择性地激活上拉驱动信号。