[发明专利]一种基于FPGA的多板卡阵列并行解密装置及其方法

说明书

本发明公开了一种基于FPGA的多板卡阵列并行解密装置及其方法，该装置采用CPCI的通信架构，包括一张用于对外通讯和对解密卡进行管理调度控制的主控卡、六张以上用于解密快速运算和运算结果上报的解密卡以及一张用于上述解密卡与主控卡完成板卡间高速互联的背板；该并行解密装置中采用ARM处理器负责各板卡内的状态管理和FPGA固件的配置加载，并通过内部的网络通路传输给上位机PC，由上位机根据相关的状态进行控制和调度。该解密装置充分利用FPGA的高速serdes接口提高了数据传输带宽，减少了数据传输时间；各板卡内均带有高速大容量的内存DDR3单元，保证数据的高速存储和访问。

技术领域

本发明涉及解密处理技术领域，具体涉及一种基于FPGA的多板卡阵列并行解密装置及其方法。

背景技术

加密算法经过了多年的发展，目前大部分已经趋于成熟和稳定，其中可利用的算法漏洞也越来越少。因此，不需要任何算法漏洞都可进行密码破解的纯暴力破解手段就成为了一种通用的解密手段。而在解密处理领域，对相关加密数据进行破解是一项重要的内容，尤其对于国防、公安等有着极其重要的意义。

现有的破解平台多数采用单一计算机或计算机集群的方式进行破解，由于计算机上的CPU(Central Processing Unit)只具备串行运算的能力，这很大程度上限制了破解的效率和性能。另外如采用计算机集群的方式加大破解效能，其在功耗和发热上也将遇到问题。FPGA(Field Programmable Gate Array)是现场可编程门阵列，其具有CPU无以比拟的硬件并行处理能力，在计算的性能，功耗和成本上均比CPU的实现方式有很明显的优势。

发明内容

本发明的目的是为了解决现有技术中的上述缺陷，提供一种基于FPGA的多板卡阵列并行解密装置及其方法。

根据公开的实施例，本发明的第一方面公开了一种基于FPGA的多板卡阵列并行解密装置，采用CPCI的通信架构，所述的并行解密装置包括：一张用于对外通讯和对解密卡进行管理调度控制的主控卡、六张以上用于解密快速运算和运算结果上报的解密卡以及一张用于上述解密卡与主控卡完成板卡间高速互联的背板；

所述的解密卡均由多个FPGA组成，通过并行解密装置中的背板互联，实现多个FPGA的并行解密处理；

所述的并行解密装置中采用ARM处理器负责各板卡内的状态管理和FPGA固件的配置加载，并通过内部的网络通路传输给上位机PC，由上位机根据相关的状态进行控制和调度。

进一步地，所述的主控卡包括对外自适应的10/100/1000Mbps网口，通过该网口实现与外界的交互，接收用户在配套的上位机软件上输入相关密文和破解策略，所述的主控卡将按照已设置好的策略和调度控制让下连的解密卡进行运行并最终把运算结果上传给上位机上。

进一步地，所述的主控卡和每张解密卡采用3对高速serdes进行内部互联。

进一步地，所述的解密卡均具有5个FPGA解密单元，其中1个作为转发单元用于负责数据的转发，其余4个作为高速解密单元运行，转发单元和下连的高速解密单元间具有各自独立的数据通路，数据的带宽可达18Gbps。

进一步地，所述的解密单元内均配有大容量的内存DDR3单元以满足解密的数据存储和访问的需要。

根据公开的实施例，本发明的第二方面公开了一种基于FPGA的多板卡阵列并行解密方法，所述的并行解密方法包括下列步骤：

并行解密装置上电后主控卡检测并行解密装置中存在的解密卡数量和整机状态，并把相应的状态上报给PC上位机；

用户在配套的上位机软件上输入相关密文和破解策略，提交到并行解密装置的主控卡上，主控卡将按照已设置好的策略和调度控制让下连的解密卡进行运行；