[发明专利]一种基于FPGA的多板卡阵列并行解密装置及其方法

权利要求书

1.一种基于FPGA的多板卡阵列并行解密装置，采用CPCI的通信架构，其特征在于，所述的并行解密装置包括：一张用于对外通讯和对解密卡进行管理调度控制的主控卡、六张以上用于解密快速运算和运算结果上报的解密卡以及一张用于上述解密卡与主控卡完成板卡间高速互联的背板；主控卡与每张解密卡有独立的数据通道；所述的主控卡和每张解密卡采用3对高速serdes进行内部互联；

所述的解密卡均由5个FPGA组成，其中1个作为转发单元用于负责数据的转发，其余4个作为高速解密单元运行，转发单元和下连的高速解密单元间具有各自独立的数据通路，通过并行解密装置中的背板互联，实现多个FPGA的并行解密处理；

所述的并行解密装置中采用ARM处理器负责各板卡内的状态管理和FPGA固件的配置加载，并通过内部的网络通路传输给上位机PC，由上位机根据相关的状态进行控制和调度。

2.根据权利要求1所述的一种基于FPGA的多板卡阵列并行解密装置，其特征在于，

所述的主控卡包括对外自适应的10/100/1000Mbps网口，通过该网口实现与外界的交互，接收用户在配套的上位机软件上输入相关密文和破解策略，所述的主控卡将按照已设置好的策略和调度控制让下连的解密卡进行运行并最终把运算结果上传给上位机上。

3.根据权利要求1所述的一种基于FPGA的多板卡阵列并行解密装置，其特征在于，

所述的转发单元和下连的高速解密单元间数据的带宽可达18Gbps。

4.根据权利要求3所述的一种基于FPGA的多板卡阵列并行解密装置，其特征在于，

所述的解密单元内均配有大容量的内存DDR3单元以满足解密的数据存储和访问的需要。

5.一种基于FPGA的多板卡阵列并行解密方法，其特征在于，所述的并行解密方法包括下列步骤：

并行解密装置上电后主控卡检测并行解密装置中存在的解密卡数量和整机状态，并把相应的状态上报给PC上位机；

用户在配套的上位机软件上输入相关密文和破解策略，提交到并行解密装置的主控卡上，主控卡将按照已设置好的策略和调度控制让下连的解密卡进行运行；

六张以上的解密卡通过并行解密装置中的背板互联，主控卡与解密卡通过CPCI架构实现多个FPGA的并行解密处理，主控卡与每张解密卡有独立的数据通道，所述的主控卡和每张解密卡采用3对高速serdes进行内部互联；

其中，所述的解密卡均由5个FPGA组成，所述的解密卡将其中1个FPGA作为转发单元用于负责数据的转发，将其余4个FPGA作为高速解密单元运行，在转发单元和下连的高速解密单元间构建各自独立的数据通路；

各解密卡的运算结果上报汇总到主控卡，并最终由主控卡把运算结果上传给上位机。