[发明专利]一种基带芯片

说明书

本发明提供一种基带芯片。该基带芯片包括通过CMOS工艺集成在一块所述基带芯片上的协议层子系统、物理层子系统以及SOC IP子系统，其中，所述物理层子系统用于对数据进行物理层的处理过程，所述协议层子系统用于对数据进行层二或层三的处理过程，所述SOC IP子系统用于与外部设备的连接，所述协议层子系统和所述物理层子系统通过第一总线桥联通、所述协议层子系统和所述SOC IP子系统通过第二总线桥联通。采用本发明的基带芯片能有效地实现通信终端的小型化、低功耗并提高其性能。

技术领域

本发明涉及无线通信技术领域，尤其涉及一种基带芯片，特别是用于卫星通信终端的基带芯片。

背景技术

通信终端中的基带芯片用来合成将发射的基带信号或对接收的信号进行解码等，是通信终端的核心部分。在现有技术中，基带芯片一般采用通用器件，例如，DSP+FPGA+CPU的方式实现，这种方式具有技术成熟、进入门槛低等优势，然而，随着通信终端向体积小、功耗低、性能强的趋势发展，传统的基带芯片显现出了越来越多的问题，如集成度低、分立元件多、功耗大、性能差等，尤其是对于卫星通信终端，由于其通常需要大的天线和功放，如果分立元件过多，将使得终端的小型化、低功耗更加困难。

发明内容

本发明的目的在于克服上述现有技术的缺陷，提供一种采用专用器件的基带芯片，以用于提供小型化、高性能、低功耗的通信终端特别是卫星通信终端。

根据本发明的第一方面，提供了一种基带芯片。该基带芯片包括通过CMOS工艺集成在一块所述基带芯片上的协议层子系统、物理层子系统以及SOC IP子系统，其中，所述物理层子系统用于对数据进行物理层的处理过程，所述协议层子系统用于对数据进行层二或层三的处理过程，所述SOC IP子系统用于与外部设备的连接，所述协议层子系统和所述物理层子系统通过第一总线桥联通、所述协议层子系统和所述SOC IP子系统通过第二总线桥联通。

在本发明的基带芯片中，所述第一总线桥和所述第二总线桥包括：源总线协议转换模块，用于将并发的源总线主访问，按照源总线速率转换为多路存储型同步从访问并递交给异步总线并行队列模块；异步总线并行队列模块，用于提供与源总线速率相同的独立的读写接口和提供与目的总线速率相同的读写接口；目的总线协议转换模块，用于按照目的总线的速率，从异步总线并行队列模块取出存储型的数据，转换成目的总线的访问并发送到目的总线。

在本发明的基带芯片中，所述协议层子系统包括通过总线连接的以下子模块：

协议栈处理器，用于与应用处理器、所述物理层子系统的交互以及进行层二或层三的处理过程；

直接内存存取控制器，用于辅助协议栈处理器完成数据的搬移操作；

协议层子系统共享存储器，用于存储与应用处理器的交互数据以及存储与所述物理层子系统的交互数据；

外部存储控制器接口，用于与所述基带芯片外部存储的连接；

应用处理器-基带处理器接口，用于与应用处理器之间的通信；

在本发明的基带芯片中，所述物理层子系统包括通过总线连接的以下子模块：

物理层控制器：用于完成与所述协议层子系统中的协议栈处理器的交互，完成对所述物理层子系统的控制；

内接收DSP模块：用于完成下行数据的解调、解码；

发射DSP模块：用于完成上行信号的编码、加扰、调制；

外接收模块：用于完成下行数据的译码；

射频接口单元：用于完成与射频芯片的上行的数据交互；

物理层共享存储器：用于存储所述物理层子系统与所述协议层子系统之间的交互数据；