[发明专利]一种栅极驱动电路及其驱动方法

权利要求书

1.一种栅极驱动电路，包括：

上拉控制模块，用于在向上间隔一级扫描启动信号控制下，输入向上间隔一级扫描信号；

上拉模块，用于在所述上拉控制模块输出的向上间隔一级扫描信号控制下，输入时钟信号以产生本级扫描信号；

下拉模块，用于在向下间隔一级时钟信号的控制下，拉低所述上拉控制模块的输出端电位和本级扫描信号电位；

下拉维持模块，用于在所述上拉控制模块的输出端电位和外加信号控制下保持所述上拉控制模块的输出端电位和本级扫描信号电位均处于预定低电位；所述下拉维持模块包括第一下拉维持子模块，所述第一下拉维持子模块包括：

第五晶体管，其栅极用于输入第一外加信号，源极连接其栅极；

第六晶体管，其栅极连接所述上拉控制模块的输出端，源极连接所述第五晶体管的漏极，漏极连接所述预定低电位；

第七晶体管，其栅极连接所述第五晶体管的漏极，源极连接所述第五晶体管的源极；

第八晶体管，其栅极连接所述上拉控制模块的输出端，源极连接所述第七晶体管的漏极，漏极连接所述预定低电位；

第九晶体管，其栅极连接所述第七晶体管的漏极，源极连接所述上拉控制模块的输出端，漏极连接所述预定低电位；

第十晶体管，其栅极连接所述第七晶体管的漏极，源极连接所述上拉模块的输出端及通过耦合电容连接所述上拉控制模块的输出端，漏极连接所述预定低电位。

2.根据权利要求1所述的电路，其特征在于，所述上拉控制模块包括：

第一晶体管，其栅极用于输入向上间隔一级扫描启动信号，源极用于输入向上间隔一级扫描信号，漏极连接所述上拉模块。

3.根据权利要求2所述的电路，其特征在于，所述上拉模块包括：

第二晶体管，其栅极连接所述第一晶体管的漏极，源极用于输入时钟信号，漏极用于输出本级扫描信号。

4.根据权利要求3所述的电路，其特征在于，所述下拉模块包括：

第三晶体管，其栅极用于输入向下间隔一级时钟信号，源极连接所述第二晶体管的的漏极，漏极连接所述预定低电位；

第四晶体管，其栅极用于输入向下间隔一级时钟信号，源极连接所述第二晶体管的栅极，漏极连接所述预定低电位。

5.根据权利要求3所述的电路，其特征在于，所述下拉维持模块包括第二下拉维持子模块，所述第二下拉维持子模块包括：

第十一晶体管，其栅极用于输入第二外加信号，源极连接其栅极，所述第二外加信号和所述第一外加信号交替驱动对应的下拉维持模块进行工作；

第十二晶体管，其栅极连接所述上拉控制模块的输出端，源极连接所述第十一晶体管的漏极，漏极连接所述预定低电位；

第十三晶体管，其栅极连接所述第十一晶体管的漏极，源极连接所述第十一晶体管的源极；

第十四晶体管，其栅极连接所述上拉控制模块的输出端，源极连接所述第十三晶体管的漏极，漏极连接所述预定低电位；

第十五晶体管，其栅极连接所述第十三晶体管的漏极，源极连接所述上拉控制模块的输出端，漏极连接所述预定低电位；

第十六晶体管，其栅极连接所述第十三晶体管的漏极，源极连接所述上拉模块的输出端及通过耦合电容连接所述上拉控制模块的输出端，漏极连接所述预定低电位。

6.根据权利要求1-5中任一项所述的电路，其特征在于，还包括复位模块，所述复位模块包括第十七晶体管，

所述第十七晶体管的栅极用于输入复位信号，源极连接所述上拉控制模块的输出端，漏极连接所述预定低电位。

7.根据权利要求1所述的电路，其特征在于，还包括扫描启动信号产生模块，所述扫描启动信号产生模块包括第十八晶体管，

所述第十八晶体管的栅极连接所述上拉控制模块的输出端，源极用于输入所述时钟信号，漏极用于输出本级扫描启动信号。

8.根据权利要求1所述的电路，其特征在于，所述时钟信号由占空比为1/4、依次延迟1/8时钟周期的8个子时钟方波信号组成。

9.一种用于驱动栅极驱动电路的方法，包括：

向上拉控制模块施加向上间隔一级扫描启动信号，以使得向上间隔一级扫描信号经所述上拉控制模块输出；

上拉模块在所述上拉控制模块输出的向上间隔一级扫描信号控制下，以使得时钟信号通过所述上拉模块输出以产生本级扫描信号；

向下拉模块施加向下间隔一级时钟信号，以拉低所述上拉控制模块的输出端电位和本级扫描信号电位至预定低电位；

向下拉维持模块施加外加信号，并在所述上拉控制模块的输出端的预定低电位配合下，保持所述上拉控制模块的输出端电位和本级扫描信号电位均处于所述预定低电位；其中，所述下拉维持模块包括第一下拉维持子模块，所述第一下拉维持子模块包括：

第五晶体管，其栅极用于输入第一外加信号，源极连接其栅极；

第六晶体管，其栅极连接所述上拉控制模块的输出端，源极连接所述第五晶体管的漏极，漏极连接所述预定低电位；

第七晶体管，其栅极连接所述第五晶体管的漏极，源极连接所述第五晶体管的源极；

第八晶体管，其栅极连接所述上拉控制模块的输出端，源极连接所述第七晶体管的漏极，漏极连接所述预定低电位；

第九晶体管，其栅极连接所述第七晶体管的漏极，源极连接所述上拉控制模块的输出端，漏极连接所述预定低电位；

第十晶体管，其栅极连接所述第七晶体管的漏极，源极连接所述上拉模块的输出端及通过耦合电容连接所述上拉控制模块的输出端，漏极连接所述预定低电位。