[发明专利]一种用于SAR型ADC的多精度抗辐照逻辑控制装置

说明书

本发明公开了一种用于SAR型ADC的多精度抗辐照逻辑控制装置，包括写入外部配置并生成内部配置的控制信号的输入寄存器；采样计数器生成阶段控制信号和格式控制信号；内部时钟发生器产生在转换阶段有效的内部时钟信号；电容控制开关产生电容阵列的采样/保持控制开关信号；中间结果寄存器用于存储AD转换结果；寄存转换模块并行存储AD转换结果，并完成最终的串行输出；其中控制逻辑模块用于实现对上述各个部件进行逻辑控制，使采样阶段与内部转换阶段进行分时处理。该装置能够适用于多种应用环境下的ADC电路，具有面积小，功耗低，扩展性强的优点。

技术领域

本发明属于ADC逻辑控制技术领域；具体涉及一种用于SAR型ADC的多精度抗辐照逻辑控制装置。

背景技术

在过去的几十年中，集成电路以惊人的速度迅猛发展，数字化程度不断加深，对系统中的模数转换技术(ADC)要求也越来越高。模数转换器不但要具备较高的采样速率和量化精度，同时随着电源电压的不断降低，芯片面积也越来越小，ADC也要具备较高的转换效率和较低的功耗。过去的高速ADC设计主要基于流水线结构，而流水线结构面积大、功耗高的缺点越来越无法满足系统要求，逐次逼近(SAR)型ADC基于较小的功耗和芯片面积、易于集成的优点，在通讯、医疗成像、航空航天等领域得到了越来越广泛的应用。

在SAR型ADC设计中，其逻辑控制技术是芯片设计的核心之一。逻辑控制技术的功能多样性和稳定性决定了芯片可应用的范围及工作稳定度，对芯片面积、处理速度和精度也具有重要影响。现有的ADC逻辑控制技术大多只针对某特定产品，兼容性低，且不具备抗辐照性能，大大限制了ADC芯片的应用环境。

发明内容

本发明提供了一种用于SAR型ADC的多精度抗辐照逻辑控制装置；该装置能够适用于多种应用环境下的ADC电路，具有面积小，功耗低，扩展性强的优点。

本发明的技术方案是：一种用于SAR型ADC的多精度抗辐照逻辑控制装置，包括写入外部配置并生成内部配置的控制信号的输入寄存器；采样计数器生成阶段控制信号和格式控制信号；内部时钟发生器产生在转换阶段有效的内部时钟信号；电容控制开关产生电容阵列的采样/保持控制开关信号；中间结果寄存器用于存储AD转换结果；寄存转换模块并行存储AD转换结果，并完成最终的串行输出；控制逻辑模块用于实现对上述各个部件进行逻辑控制，使采样阶段与内部转换阶段进行分时处理。

更进一步的，本发明的特点还在于：

其中输入寄存器包括顺序连接的第一级输出、第二级输出和第三级输出。

其中输入寄存器的三个阶段输出分别通过开关进行阶段控制。

其中寄存转换模块包括多组级间重复单元和数据输出通路选择单元；级间重复单元完成电容阵列与第一层锁存结构对AD转换结果的同步接收；数据输出通路选择单元随IO时钟节拍移位输出AD转换结果。

其中电容控制开关包括多个复用INST结构，INST结构的电容开关输出信号通过后级指针选通前级指针或比较器输出的方式产生。

其中该装置中的寄存器为三模冗余结构。

其中三模冗余结构包括三个DELAY单元，一个3-2表决器和三个寄存器。

与现有技术相比，本发明的有益效果是：本发明的装置实现ADC电路的采样阶段与内部转换阶段的分时处理，减小了采样过程中外部噪声对转换精度的干扰，同时实现了配置数据写入和上一次转换结果读出的同步性，以及内部电容阵列开关信号产生和AD转换结果预存储的同步性；能够解决ADC转换器在多模拟通道输入下的时序控制问题，通过进行转换时间配置，使芯片匹配不同的使用环境；具有面积小，功耗低，扩展性强，应用范围广的优点。

更进一步的，输入寄存器可以在通道数与配置模式要求较多时显著降低输入寄存器数目，同时确保输入数据端与配置输出端隔离，避免输入信号扰动对已写入配置的影响，确保数据稳定性。