[发明专利]一种高线性度采样开关电路

说明书

本发明是一种高线性度采样开关电路，包括时钟倍乘电路、栅压提升开关、衬偏消除电路和采样开关经电路，所述时钟倍乘电路由电容C1、C2，NMOS管N1、N2经电路连接而成，电容C1的下极板接时钟信号Q2，上极板接NMOS管N1的源极和NMOS管N2、N3的栅极；电容C2的下极板接时钟信号Q1，本发明通过增加两个NMOS晶体管的基础上，有效降低了常规栅源跟随技术开关中栅压导通开关的衬底偏置效应，降低了导通电阻的变化率，同时有效地提高了采样开关管的栅源电压，减小了MOS开关的导通电阻。

技术领域

本发明涉及一种采样开关，具体为一种高线性度采样开关电路。

背景技术

在模数转换器中，采样保持电路位于系统的前级，其性能的好坏决定了模数转换器最后的性能，而其采样开关(通常采用MOS管)的性能又决定了信号的采样精度和输入带宽。MOS管开关导通时的导通电阻与其栅源电压有关，当输入信号变化时，栅源电压随之变化，导通电阻的不稳定会引起信号的非线性失真。为了克服MOS开关导通电阻的非线性，常常采用栅压自举技术抬高栅极电压使其高于电源电压，实现输入输出信号的有效传输。但在常规栅压自举技术开关中开关管的导通电压除了跟栅极到源极电压有关还跟源极到衬底的电压有关，源极比衬底电压高出越多，衬偏效应就越明显，阈值电压也就越高，使得导通电阻越大，影响输入信号带宽和速率。为了消除衬偏效应，通常将开关管的衬底和源端短接，但这会使得开关管无法有效关断，因为当输入信号较高时，输入信号会通过衬底和漏端的PN结和开关管的另一端导通。

发明内容

本发明的目的在于提供一种高线性度采样开关电路，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案：

一种高线性度采样开关电路，包括时钟倍乘电路、栅压提升开关、衬偏消除电路和采样开关经电路，所述时钟倍乘电路由电容C1、C2，NMOS管N1、N2经电路连接而成，电容C1的下极板接时钟信号Q2，上极板接NMOS管N1的源极和NMOS管N2、N3的栅极；电容C2的下极板接时钟信号Q1，上极板接NMOS管N2的源极和N1的栅极；N1、N2、N3的漏端与电源VDD相连；栅压提升开关由电容C3，NMOS管N3、N4、N5、N6、N7、N8、N9，PMOS管P1、P2、P3经电路连接而成，电容C3的下极板与NMOS管N6、N7的漏极和N4、N5 的源极相连，上极板与NMOS管N3和PMOS管P1的源极相连；PMOS管P2的栅极和NMOS管N4的栅极接时钟信号Q1；PMOS管P2的漏极、P1的栅极、NMOS管N4的漏极、N5的漏极相连；PMOS管P2的源极接电源；NMOS管N5的栅极、N7的栅极、N12的栅极和N8的漏极相连；NMOS管N5的源极、N12的漏极和N10的漏极相连；NMOS管N8的源极、N9的漏极和PMOS管P3的源极相连；NMOS管N9的栅极、PMOS管P3的栅极相连接到时钟信号Q1；NMOS管N8的栅极和PMOS管P3的漏极相连接到电源VDD；NMOS管N9的源极接地；NMOS管N7的源极、N12的漏极、N10的漏极相连接到输入信号Vin；NMOS管N7的栅极、N12的栅极、N5的栅极、N10的栅极、N8的漏极和PMOS管P1的漏极相连；衬偏消除电路由NMOS管N10和N11构成，NMOS管N10的源极、N11的漏极、N7的衬底、N12的衬底相连；NMOS管N11的栅极接时钟信号Q1；NMOS管N11的源极接地。

作为本发明的进一步技术方案：所述NMOS管N12为采样开关，N12的栅极接PMOS管P1的漏极，漏极接输入信号Vin，源极接输出信号Vout。

与现有技术相比，本发明的有益效果是：本发明通过增加两个NMOS晶体管的基础上，有效降低了常规栅源跟随技术开关中栅压导通开关的衬底偏置效应，降低了导通电阻的变化率，同时有效地提高了采样开关管的栅源电压，减小了MOS开关的导通电阻。

附图说明

图1为常规的栅压自举开关电路。

图2为本发明的高线性度采样开关电路。