[发明专利]一种采用UART接口更新FPGA固化程序的结构及方法

权利要求书

1.一种采用UART接口更新FPGA固化程序的装置，其特征在于，包括上位机（1）、电平转换器（2）、FPGA（3）、CPLD（4）、FLASH（5），通过电平转换器（2）将上位机（1）串口电平与FPGA（3）接口电平匹配，FPGA（3）还具有多个管脚接口，其中包括3路用于读写FLASH（5）数据的可复用配置管脚、1路用于加载FLASH（5）数据的专用配置时钟管脚、1路用于用户烧录FLASH（5）数据的自定义配置时钟管脚、1路用于控制FPGA（3）加载FLASH（5）数据的专用配置复位管脚、以及a、b、c三路通用管脚，其中，FPGA（3）的c通用管脚根据烧录与否选择何种时钟管脚作为FLASH（5）时钟输入源；

其中，上位机（1）的UART接口总线发送端a与电平转换器（2）的a相连，UART接口总线接收端b与电平转换器（2）的b相连；电平转换器（2）的c端与FPGA（3）的a通用管脚相连，电平转换器（2）的d端与FPGA（3）的b通用管脚相连，FPGA（3）中的可复用配置管脚FCS_B与FLASH（5）中的片选信号CS相连，FPGA（3）中的可复用配置管脚D00_MOSI与FLASH（5）中的数据输入端D0相连，FPGA（3）中的可复用配置管脚D01_DIN与FLASH（5）中的数据输出端D1相连；FPGA（3）中的专用配置时钟管脚CCLK与CPLD（4）中的b通用管脚相连，FPGA（3）中的用户定义配置时钟管脚USR_CCLK与CPLD（4）的c通用管脚相连，FPGA（3）的c通用管脚与CPLD（4）中的c通用管脚相连，FPGA（3）中的通用管脚用来选择CPLD（4）的d端输出信号是FPGA（3）的专用配置时钟管脚CCLK或者FPGA（3）的用户定义配置时钟管脚USR_CCLK ,FLASH（5）的工作时钟SCLK与CPLD（4）的d通用管脚相连, FPGA（3）的专用配置复位管脚PROGRAM_B与CPLD（4）的e通用管脚相连。

2.一种采用UART接口更新FPGA固化程序的方法，其特征在于，包括如下步骤：

步骤一：连接权利要求1所述采用UART接口更新FPGA固化程序的装置中的电路线路；

步骤二：上位机（1）将写入数据分为多块数据包；

步骤三：上电初始化，选择FPGA（3）专用配置时钟管脚与CPLD（4）的b通用管脚相连，通过专用配置复位管脚控制FPGA（3）读取FLASH（5）数据；

步骤四：上位机（1）通过电平转换器（2）向FPGA（3）发送烧录FLASH（5）固化程序请求；

步骤五：通过通用管脚选择FPGA（3）自定义配置时钟管脚与CPLD（4）的c通用管脚相连；

步骤六：上位机（1）向FPGA（3）发送FLASH（5）擦除指令；

步骤七：FPGA（3）读取FLASH（5）状态寄存器值判断擦除操作是否结束；

步骤八：上位机（1）向FPGA（3）发送FLASH（5）数据写入指令，FPGA（3）将接收到的数据逐一写入至FLASH（5）存储器中；

步骤九：FPGA（3）读取FLASH（5）状态寄存器值判断该块数据包写入数据操作是否结束，该数据包写入结束按照步骤八进行下一数据包的写入。