[发明专利]具备帧对齐功能的高速串并转换电路

说明书

技术领域

本发明涉及一种具备帧对齐功能的高速串并转换电路，属于高速串行通信系统技术领域。

背景技术

随着集成电路性能的不断提高和通信技术的飞速发展，数据的通信和交换量越来越大，在实际系统中数据通信方案也日益繁杂，串行通信以其低成本、高传输距离、高传输速率的特性脱颖而出，串行通信的广泛应用使得高速串并转换电路成为通信系统中必不可少的一部分。

目前有使用数字调相电路实现串并转换的方案，但是专用数字调相芯片不够灵活，可编程数字调相芯片成本太高，并且数字调相电路引脚太多，无形中增加了设计的复杂性。比如，申请号201310685028.9的发明专利提出基于FPGA的高速串并转换电路，通过对输入数字信号进行移相，用时钟上升沿采样数据，实现串并转换。

申请号201510727717.0的发明专利中，一种基于时钟调相的串并转换电路，没有帧对齐结构，如果数据网络和时钟网络做的不好，采样之后组帧容易产生错位，导致最后输出的并行数据发生错误。

发明内容

本发明的目的是克服现有技术中存在的不足，提出一种具备帧对齐功能的高速串并转换电路，实现高速串行数据到并行数据的转换，其结构简单，使用灵活，可靠性高，能够满足高速串行通信系统中串并转换的要求。

按照本发明提供的技术方案，所述具备帧对齐功能的高速串并转换电路，包括时钟管理模块、串行数据采样及解串模块、帧对齐模块，所述时钟管理模块的输入端连接输入时钟，时钟管理模块的输出端分别连接串行数据采样及解串模块、帧对齐模块，串行数据采样及解串模块的输入端连接串行数据输入，串行数据采样及解串模块的输出端连接帧对齐模块；所述时钟管理模块用于产生串行数据采样及解串模块和帧对齐模块所需的各种相位的时钟；所述串行数据采样及解串模块对串行数据进行采样，利用时钟管理模块输出的时钟进行上升沿和下降沿的同步采样，并利用移位寄存器组帧成并行数据；所述帧对齐模块对前级的并行数据进行帧对齐，比对发送数据和组帧之后的并行数据，根据比对结果对并行数据进行移位重组，保证最终并行输出的准确性。

具体的，所述时钟管理模块中，两路时钟灵活可配，用于帧对齐模块的时钟根据帧速率产生相应时钟，用于采样的时钟能够配置成各种相位。

具体的，用于采样和解串时钟的相位由两个寄存器控制，第一寄存器控制相位分为四等份，第二寄存器在每一等份里又将相位分为256等份，控制这两个寄存器的值可以高精度覆盖时钟全相位，保证采样的正确性。

具体的，采样时钟相位点很多，为了选取最佳采样时钟，采取遍历算法，电路自动配置第一寄存器和第二寄存器，遍历所有相位点，从中选取最佳采样时钟。

具体的，所述时钟管理模块包括互相连接的PLL模块和参数配置模块，PLL模块是模拟电路，能够根据需求产生不同频率、不同相位的时钟，PLL模块产生时钟A、时钟B两路时钟，时钟A提供给串行数据采样及解串模块，时钟B提供给帧对齐模块；其中时钟B的频率和相位根据实际要求是固定的，时钟A需要遍历0-2π各个相位，相位的遍历是通过参数配置模块实现的，两个寄存器能精准控制时钟相位的输出，第一寄存器实现粗调，将0-2π分为0-π/2，π/2-π，π-3π/2，3π/2-2π四个部分，第二寄存器实现精调，将上述四个部分再平均分为256等份，这样可以高精度遍历全部相位；参数配置模块中包含遍历使能信号，上电时遍历使能打开，时钟A开始相位遍历，直到串行数据采样及解串模块反馈采到正确数据，遍历使能关闭，时钟A输出不再变化。

具体的，所述串行数据采样及解串模块中包括互相连接的数据采样比对模块和移位寄存器，数据采样比对模块在数据采样的同时，比对采到的数据是否稳定，是否满足采样的建立保持时间，如果数据不稳定，时钟管理模块会产生一个不同相位的时钟，再次进行采样比对，如此重复，直到比对成功为止；为了用低频率时钟采样高频率数据，在时钟的上升沿和下降沿同时采样，采样之后的数据从低位进入移位寄存器，依次移位之后并行输出得到串转并的结果。

具体的，所述帧对齐模块中，首先串行数据要发送特定测试序列，帧对齐模块将得到前级并行数据的偏移值，根据偏移值来对并行数据进行移位重组，得到正确并行数据。