[发明专利]全精度及部分精度数值的计算方法及装置

说明书

本发明的实施例提出一种全精度及部分精度数值的计算装置，包含第一类运算通道；及多个第二类型通道，耦接于第一类运算通道。当运行于第一模式时，第一类运算信道及第二类运算信道中的每一者独立完成一组第一类型数据的计算。当运行于第二模式时，第二类运算通道的每一者计算一组第二类型数据的一部份以产生部分结果，并且第二类运算通道合并第一类运算通道输出的部分结果并使用合并结果完成该组第二类型数据的计算。

技术领域

本发明涉及一种图形处理单元技术，特别是一种全精度及部分精度数值的计算方法及装置。

背景技术

图形处理单元的架构通常具有数百个基本着色器处理单元(basic shaderprocessing units)，又称为流处理器(stream processors)。每一个流处理器于每个周期处理一个单指令多数据(SIMD,Single Instruction Multiple Data)执行线程的指令，接着于下一个周期处理另一个单指令多数据执行线程。一般而言，为符合IEEE754规范，每个流处理器要能计算32比特浮点数(FP32)或整数数值(INT32)。32比特数值可称为全精度(FP,Full Precision)数值。然而，于一些应用中，例如，画素着色器(pixel shader)、图像处理(image processing)等，流处理器只要能计算较低精度的数值就能满足需求，例如，16/18/24比特浮点数(FP16/18/24)等。16/18/24比特数值可称为部分精度(PP,PartialPrecision)数值。因此，本发明提出一种全精度及部分精度数值的计算方法及装置，用以提升流处理器的效能。

发明内容

本发明的实施例提出一种全精度及部分精度数值的计算方法，由指令解码单元执行，包含下列步骤：解码从一编译器传来的一指令请求；以及依据指令请求中的指令模式执行m次循环以产生m个计算第一类型数据的微指令或执行n次循环以产生n个计算第二类型数据的微指令，使得多个算术逻辑组完成一个执行线程的多个通道计算。其中，m小于n，并且上述第一类型数据的精度低于上述第二类型数据的精度。

本发明的实施例提出一种全精度及部分精度数值的计算装置，包含第一类运算通道；及多个第二类运算通道，耦接于第一类运算通道。当运行于第一模式时，第一类运算信道及第二类运算信道中的每一者独立完成一组第一类型数据的计算。当运行于第二模式时，第二类运算通道的每一者计算一组第二类型数据的一部份以产生部分结果，并且第一类运算通道合并第二类运算通道输出的部分结果并使用合并结果完成该组第二类型数据的计算。

附图说明

图1是通用流处理器的流水线示意图。

图2是依据本发明实施例的流处理器的流水线示意图。

图3A是依据本发明实施例的FP浮点数示意图。

图3B是依据本发明实施例的PP浮点数示意图。

图4是依据本发明实施例的算术逻辑组的第一类运算通道的硬件架构图。

图5是依据本发明实施例的第二类运算通道的硬件架构图。

具体实施方式

以下说明是完成发明的较佳实现方式，其目的在于描述本发明的基本精神，但并不用以限定本发明。实际的发明内容必须参考之后的权利要求范围。

必须了解的是，使用于本说明书中的“包含”、“包括”等词，是用以表示存在特定的技术特征、数值、方法步骤、作业处理、组件以及/或组件，但并不排除可加上更多的技术特征、数值、方法步骤、作业处理、组件、组件，或以上的任意组合。

在权利要求中使用如“第一”、“第二”、“第三”等词是用来修饰权利要求中的组件，并非用来表示之间具有优先权顺序，先行关系，或者是一个组件先于另一个组件，或者是执行方法步骤时的时间先后顺序，仅用来区别具有相同名字的组件。