[发明专利]复杂可编程逻辑器件

说明书

本发明涉及一种CPLD。该CPLD包括各个逻辑单元、DLL、n个可变延时器，与DLL连接，n为不小于1的整数；DLL产生1路第一时钟信号和n路相位延时编码；DLL将第一时钟信号传输至各个逻辑单元；相位延时编码与可变延时器一一对应，可变延时器根据对应的相位延时编码将接收的第二时钟信号进行相位移，并将相位移后的第二时钟信号传输至各个逻辑单元；DLL还将第一时钟信号由DLL内部的可变延时器经由CPLD的时钟树进行延迟反馈，得到延迟后的第一时钟信号，并将延迟后的第一时钟信号传输至各个逻辑单元。本发明可简化电路设计与系统集成，降低功耗、开发与物料成本，使用方便。

技术领域

本发明属于集成电路设计技术领域，具体涉及一种复杂可编程逻辑器件。

背景技术

编程逻辑器件是指一切可通过软件手段配置、更改器件内部连接结构和逻辑单元，完成既定设计功能的数字集成电路。常用的可编程逻辑器件主要有简单的逻辑阵列(PAL/GAL)、复杂可编程逻辑器件(CPLD)和现场可编程逻辑阵列(FPGA)等3大类。

如图1所示，CPLD的结构主要是由可编程的逻辑单元围绕中心的可编程互连矩阵单元(即图中的“布线池、布线矩阵”)组成。其中，所述逻辑单元具有多个逻辑宏单元(MacroCell)，逻辑宏单元结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑单元的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。

在现有技术中，由于CPLD提供的时钟管理过于简单，必须有搭配的锁相环(PLL)提供去时钟偏移，调整时钟延迟，进行频率综合等，可参照图2，系统时钟分布可由PLL调控。但是由于PLL中用到的压控震荡器(VCO)存在不稳定性和相位偏移的积累，因而在补偿时钟分布网路造成的时间延迟时，会降低了PLL的性能，并且PLL所产生的时钟在完成相位移，频率倍频，频率分频等功能后，仍然与输入时钟同步，PLL不能够处理异步时钟的相位移功能。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种复杂可编程逻辑器件。本发明要解决的技术问题是：如何克服CPLD中集成PLL时的时钟不稳定与相位偏移积累问题。以及提供多个相同频率的异步时钟源的相位移功能。

本发明的一个实施例提供了一种复杂可编程逻辑器件，包括：

各个逻辑单元；

延迟锁相环；

n个可变延时器，与所述延迟锁相环连接，所述n为不小于1的整数；

其中，所述延迟锁相环产生1路第一时钟信号和n路相位延时编码；所述延迟锁相环将所述第一时钟信号传输至各个所述逻辑单元；所述相位延时编码与所述可变延时器一一对应，所述可变延时器根据对应的相位延时编码将接收的第二时钟信号进行相位移，并将相位移后的第二时钟信号传输至各个所述逻辑单元；所述延迟锁相环还将所述第一时钟信号由所述延迟锁相环内部的可变延时器经由所述复杂可编程逻辑器件的时钟树进行延迟反馈，得到延迟后的第一时钟信号，并将所述延迟后的第一时钟信号传输至各个所述逻辑单元。

在本发明的一个实施例中，所述延迟锁相环将所述第一时钟信号由所述延迟锁相环内部的可变延时器进行延迟，并将延迟后的延迟编码传输至各个所述逻辑单元。

在本发明的一个实施例中，所述复杂可编程逻辑器件设有n个时钟输出端，所述n个时钟输出端与所述n个可变延时器一一对应连接，所述时钟输出端连接到各个所述逻辑单元以及外部时钟输出端。

在本发明的一个实施例中，所述复杂可编程逻辑器件还包括：n+1条相位选择支路，所述延迟锁相环上用于输出所述第一时钟信号的输出端与各个所述逻辑单元以及外部时钟输出端之间通过1条相位选择支路连接，各可变延时器与各个所述逻辑单元以及对应的外部时钟输出端之间通过其余相位选择支路中的1条相位选择支路连接。