[发明专利]基于数模混合的高速信号同步系统

说明书

技术领域

本发明属于高速信号同步技术领域，特别涉及一种基于数模混合的高速信号同步系统。

背景技术

在基于全数字延迟锁定环路(Fully Digital Delay-Locked Loop,FDDLL)的高速信号同步应用中，为了满足人们对空间通信和探测越来越高的要求，空间通信正在向着高通信带宽、大通信容量的方向发展，这也对高速信号同步技术提出了更高的要求。传统的基于全数字域处理的信号同步技术通过A/D转换器将模拟信号变为数字信号，经捕获完成粗同步，之后转入跟踪模块，通过一定阶数的延迟锁定环路实现对接收信号到达时刻的准确同步。基于全数字域处理的信号同步技术虽然可达到较高的同步精度，但是随着信号传输速率逐渐变高，单个脉冲的持续时间缩短至ns或ps量级，将相关处理全部放在数字域中，一方面使得对于满足奈奎斯特采样定理的高速数据采集技术的需求会受到A/D转换器采样技术发展的限制，同时还会耗费数字信号处理器的大量运算资源和存储资源。

发明内容

针对以上问题，本发明提出了一种基于模数混合的同步系统。利用高速异或门电路和有源RC积分电路完成UWB模拟信号与本地超前、滞后模拟同步信号的积分清除运算，输出结果经低速A/D转换器采样后通过线性估值算法完成两支路积分峰值的差值计算，用于估计环路时延量，进而调整本地信号，形成模拟域与数字域相结合的闭合同步环路，实现对环路时延量的持续跟踪。具体如下：

一种数模混合的高速信号同步系统，包括：积分清除电路，将接收到的模拟同步信号中的帧头同步码分别与本地超前支路、滞后支路的模拟同步信号的进行积分清除运算；A/D转换器和数字信号处理器，其中A/D转换器对超前支路和滞后支路的积分清除运算的结果分别采样，数字信号处理器对所述分别采样的结果进行峰值估计；环路鉴别器(Discriminator)，对所述数字信号处理器所估计的超前支路和滞后支路的峰值做比较，判断相关峰的位置，输出环路时延量的估计值；以及信号发生器，包括码相位累加器和本地码表，根据环路时延量的估计值转换的相位调整所述本地码表，产生本地同步码，与接收到的模拟同步信号一同构成模拟域与数字域相结合的闭合同步环路。

进一步，所述积分清除电路通过高速异或门电路和模拟积分电路实现所述积分清除运算，所述高速异或门电路完成乘法运算，所述模拟积分电路完成累加运算。所述模拟积分电路采用带保持和清零功能的有源RC积分器实现。

再进一步，所述有源RC积分器的积分起始和结束时刻可控，工作时有“积分”、“保持”和“清除”三种状态。

再进一步，所述有源RC积分器处于“积分”工作状态的持续时间T_coh小于时间有源RC积分器的时间常数τ₀，其中τ₀＝R×C。

进一步，当超前支路经积分器的输出信号幅度小于滞后支路经积分器的输出信号幅度时，判断为即时支路落后于接收信号；当超前支路经积分器的输出信号幅度大于滞后支路经积分器的输出信号幅度时，判断为即时支路超前于接收信号；当超前支路经积分器的输出信号幅度小于滞后支路经积分器的输出信号幅度时，判断为即时支路与接收信号同步。

进一步，所述环路鉴别器利用伪随机码自相关函数三角主峰的左右对称性对超前支路和滞后支路所估计的峰值做比较，来判断相关峰的位置。

进一步，所述环路鉴别器中在第i个积分周期环路时延量的估计值是通过得到的，是超前支路所估计的峰值，是滞后支路所估计的峰值，A₄是一个的常量。

进一步，所述信号发生器，所述码相位累加器将第i个积分周期的延迟量估计值转换为初始相位P_0(i)，并依据初始相位P_0(i)调整所述本地码表产生本地同步码。

再进一步，所述码相位累加器将第i个积分周期延迟量估计值转换为初始相位P_0(i)的公式为其中，B_L是跟踪环路的噪声带宽，比特周期T_b＝1/R_b，R_b为数据速率。