[发明专利]一种伺服驱动器内部进行精确时间同步的方法

说明书

本发明提出了一种伺服驱动器内部进行精确时间同步的方法，包括以下步骤：a、第一处理器与控制器交互并从控制器获取精确时间；b、第一处理器从控制器获取精确时间后，在下一秒到来时刻向第二处理器发送1pps秒脉冲进行同步；c、第二处理器内部以本地时钟进行秒内计数，得出1秒时间内本地时钟实际计数值；d、计算标称时钟1秒时间内的理论计数值；e、计算外部IO输入时间戳的补偿量，得出补偿后的时间戳。本发明结具有以下优点：1、占用硬件资源少；2、采用本地时钟计数完成秒内时钟同步，省去绝对时间传输协议编解码的工作；3、秒内时钟同步的精度通过对上一秒内标称计数值与实际计数值的差进行补偿，提高外部输入事件时间戳的精度。

技术领域

本发明涉及一种伺服驱动器内部进行精确时间同步的方法。

背景技术

随着工业自动化生产线规模越来越大，涉及到的控制执行设备节点越来越多，对各个设备节点之间的动作配合误差要求越来越小，由此对各设备节点之间的时间同步提出了很高的要求，比如某些应用下需要准确记录外部IO事件输入的时间，精度需要做到us级甚至ns级。

基于以太网协议互联的PLC和伺服驱动器、IO设备等，采用IEEE 1588V2协议在以太网基础上实现了各设备之间的时间同步精度到ns级。PLC作为PTP MASTER设备，伺服驱动器和IO设备作为PTP SLAVE从PLC处获取精确时间。但伺服驱动设备内部各个模块之间，比如CPU、DSP和FPGA之间也需要做到时间同步，一般有两种方式：

CPU通过以太网口获取到时间戳之后，通过同异步串口以私有协议方式周期性地将精确时间信息发给DSP和FPGA，此种方式占用硬件资源较少，但需要CPU、DSP和FPGA进行周期性的编解码工作，会在一定程度上增加计算资源的占用；

CPU通过以太网口获取到时间戳之后，只在下一秒到来时刻向DSP和FPGA发送1PPS秒脉冲，DSP和FPGA利用本地时钟进行秒内计数，在1PPS时刻对计数清零重新计数。此方式只能实现秒内的时钟同步，秒外的时钟同步必须通过CPU来实现。而且由于DSP和FPGA本地时钟晶振的精度不能保证，会引入一定的偏差。

申请公布号为CN 105024777 A，申请公布日为2015年11月04日的中国发明专利申请中，公开了一种基于EtherCAT实时以太网的伺服驱动器同步方法，包括：从站链路层控制模块在分布时钟触发时，向应用层控制模块请求同步中断；应用层控制模块每次进入同步中断时计算中断响应延时Δt1；第一次进入同步中断时，计算Tset＝TOffset+(Tc-Δt1)，Tset为应用层控制模块第一次接收到同步中断请求后的下一次伺服中断发起时刻，TOffset为应用层控制模块接收到同步中断请求后的下一次伺服中断发起时刻与接收到该同步中断请求的时刻之间的时间偏差值。应用层控制模块根据Tset调整第一次进入同步中断时的那一伺服程序定时周期，并将第一个通信周期内的其余伺服程序定时周期恢复正常。本发明申请避免了数据更新与伺服应用程序之间的冲突，实现伺服控制数据同步更新和执行。这种基于EtherCAT实时以太网的伺服驱动器同步方法，其同步的时间精度并不高，没有实现伺服驱动器中的CPU、DSP和FPGA之间的时间同步。

发明内容

本发明的目的在于克服现有技术中存在的上述不足，而提供一种伺服驱动器内部进行精确时间同步的方法。

本发明解决上述问题所采用的技术方案是：该伺服驱动器内部进行精确时间同步的方法，所述伺服驱动器包括第一处理器和第二处理器，第一处理器和第二处理器连接，第一处理器与伺服驱动器外部的控制器连接；

该方法的特征在于，包括以下步骤：

a、第一处理器与控制器交互并从控制器获取精确时间；

b、第一处理器从控制器获取精确时间后，在下一秒到来时刻向第二处理器发送1pps秒脉冲进行同步；