[发明专利]引脚分配电路

权利要求书

1.一种芯片上系统(SoC)，其连接到多个装置，其中所述装置产生多个输入比特，所述SoC包括：

控制寄存器，其存储与所述多个装置对应的配置字；

解码器，连接到所述控制寄存器，以用于接收所述配置字，并基于所述配置字产生多个引脚复用控制比特；

多个装置控制器，与所述多个装置对应，其中所述装置控制器产生要发送到所述多个装置的多个输出比特；

一组IO焊盘，连接到所述多个装置，其中每一个IO焊盘执行接收所述输入比特之一以及输出所述输出比特之一中的至少一个；以及

多个引脚分配电路，连接到所述解码器以接收所述引脚复用控制比特，其中：

所述引脚分配电路基于该组引脚复用控制比特将该组IO焊盘中的IO焊盘分配给所述装置，

所述装置控制器通过所分配的IO焊盘将所述多个输出比特发送给所述多个装置中的相应的装置，以及

所述装置通过所分配的IO焊盘将所述多个输入比特发送给所述装置控制器中的相应的装置控制器，以及

每一个引脚分配电路包括：

第一复用器，连接到所述装置控制器以及所述解码器，其中所述第一复用器从所述装置控制器接收输出比特以及从所述解码器接收所述引脚复用控制比特的子集，以及基于所述引脚复用控制比特的子集将所述输出比特输出到该组IO焊盘中的相应的IO焊盘；

滤波器，连接到所述相应的IO焊盘和所述解码器，其中所述滤波器分别接收所述引脚复用控制比特的子集和输入比特中的一个或多个，以及基于所述引脚复用控制比特的子集输出多个滤波的输入比特和所接收的一个或多个输入比特中的一个；以及

去复用器，连接到所述滤波器以及所述解码器，其中所述去复用器接收所述多个输入比特中的一个或多个、所述一个或多个滤波的输入比特以及该组引脚复用控制比特的所述子集，以及基于该组引脚复用控制比特的所述子集输出所述一个或多个输入比特和所述一个或多个滤波的输入比特中的一个。

2.如权利要求1所述的芯片上系统，其中所述滤波器包括：

第一寄存器，连接到该组IO焊盘中的相应IO焊盘，其中所述第一寄存器接收该组输入比特中的所述一个或多个输入比特和时钟信号，并存储该组输入比特中的所述一个或多个输入比特；

第一逻辑门，连接到所述第一寄存器，其中所述第一逻辑门接收来自所述寄存器的所存储的输入比特以及所述一个或多个滤波的输入比特两者，并产生第一输出比特；

变换电路，连接到所述第一逻辑门以及所述解码器，其中所述变换电路分别接收所述第一输出比特以及该组引脚复用控制比特的所述子集，并产生第一选择信号；

第二逻辑门，连接到所述第一逻辑门，其中所述第二逻辑门接收所述一个或多个滤波的输入比特，并输出一个或多个反转的滤波的输入比特；

第二复用器，连接到所述第二逻辑门，其中所述第二复用器分别接收所述一个或多个滤波的输入比特以及所述一个或多个反转的滤波的输入比特，并输出所述一个或多个滤波的输入比特；

第二寄存器，连接到所述第二复用器，其中所述第二寄存器接收所述一个或多个滤波的输入比特，并输出所述一个或多个滤波的输入比特，所述第一逻辑门从所述第二寄存器接收所述一个或多个滤波的输入比特；以及

第三复用器，连接到该组IO焊盘中的相应IO焊盘、所述第二寄存器以及所述解码器，其中所述第三复用器分别接收该组输入比特中的所述一个或多个输入比特、所述一个或多个滤波的输入比特以及该组引脚复用控制比特的所述子集，并基于该组引脚复用控制比特的所述子集输出所述一个或多个滤波的输入比特和该组输入比特中的所述一个或多个输入比特中的一个。

3.如权利要求2所述的芯片上系统，其中：

所述第一逻辑门是XOR门；以及

所述第二逻辑门是NOT门。

4.如权利要求3所述的芯片上系统，还包括：

多个优先级复用器，连接到所述多个引脚分配电路以及所述解码器，其中：

所述优先级复用器接收来自所述引脚分配电路的输入比特以及该组引脚复用控制比特的所述子集；以及

所述优先级复用器中的所选择的优先级复用器连接到所述装置控制器中的所选择的装置控制器，并基于该组引脚复用控制比特的所述子集将所述一个或多个输入比特中的输入比特发送所选择的装置控制器。