[发明专利]用于提供管线电路的逻辑合成的方法

说明书

技术领域

本揭露实施例是有关于一种管线电路，且特别是有关于一种用于提供管线电路的逻辑合成的方法。

背景技术

近期，小型化集成电路(integrated circuit；IC)的趋势已产生消耗更少功率但以更高速度提供更多功能的更小装置。小型化制程亦已使得设计及制造规范更严格。现已开发多种电子设计自动化(electronic design automation；EDA)制程以生产、最佳化及验证半导体装置设计，同时保证满足设计及制造规范。逻辑合成即为此种EDA制程的一个实例。

发明内容

本揭示案的一个态样是关于一种用于提供管线电路的逻辑合成的方法。此方法包括：提供管线电路的电路设计，其中电路设计包括第一逻辑模块以作为当前级；以及基于第一逻辑模块的操作，产生第一时标图表(time marked graph；TMG)，此图表对应于第一逻辑模块的多个行为阶段，其中第一时标图表包括多个顶点及边，其中每一顶点对应于依序出现的多个行为阶段中的一个行为阶段，且每一边耦接在两个顶点之间，从而对应于从一个行为阶段到另一个随后出现的行为阶段的转变。

附图说明

当结合附图阅读时，根据下面详细的描述可以更好地理解本揭露的态样。应注意，依据工业中的标准实务，多个特征并未按比例绘制。实际上，多个特征的尺寸可任意增大或缩小，以便使论述清晰。

图1图示依据一些实施例的一逻辑合成系统的方块图；

图2A图示依据一些实施例的图1中元件库中的例示性模块的电路示意图；

图2B图示依据一些实施例的图1中元件库中的另一例示性模块的电路示意图；

图2C图示依据一些实施例的图1中元件库中的又一例示性模块的电路示意图；

图3A图示依据一些实施例的电路发送器与接收器之间的通信信号时序图；

图3B是一抽象图，此图图示依据一些实施例的四阶段时标图表(four-phase time marked graph；FP-TMG)，此图表表示图3A中发送器或接收器的阶段转变；

图4图示依据一些实施例的管线电路的FP-TMG，此管线电路在管线电路的先前级、当前级，及下一级处分别包括三个预充电半缓冲器(Pre-Charged Half Buffer；PCHB)模块；

图5图示依据一些实施例的管线电路的FP-TMG，此管线电路在管线电路的先前级、当前级，及下一级处分别包括三个弱条件半缓冲器(Weak-Conditioned Half Buffer；WCHB)模块；

图6图示依据一些实施例的管线电路的FP-TMG，此管线电路在管线电路的先前级、当前级，及下一级处分别包括三个预充电满载缓冲器(Pre-Charged Full Buffer；PCFB)模块；

图7图示依据一些实施例的管线电路的FP-TMG，此管线电路在管线电路的先前级、当前级，及下一级处分别包括三个零协议逻辑(NULL Convention Logic；NCL)模块；

图8图示依据一些实施例的管线电路的FP-TMG，此管线电路在管线电路的先前级及下一级处分别包括两个预充电半缓冲器(Pre-Charged Half Buffer；PCHB)模块，及在管线的当前级处包括重设锁存器(reset-latch)；

图9图示依据一些实施例的管线电路的FP-TMG，此管线电路在管线电路的先前级及下一级处分别包括两个弱条件半缓冲器模块，及在管线的当前级处包括重设锁存器；

图10图示依据一些实施例的一方法流程图，此方法通过使用线性程序化(Linear Programming；LP)方法而获得管线网络设计的周期时间；

图11图示依据一些实施例的一方法流程图，此方法通过使用静态效能分析(Static Performance Analysis；SPA)方法而获得管线网络设计的周期时间；

图12图示依据一些实施例的一方法流程图，此方法侦测管线网络设计中是否存在死锁(deadlcok)；

图13图示依据一些实施例的一方法流程图，此方法侦测管线网络设计中是否存在冗余锁存缓冲器(redundant latch-buffer)；

图14图示依据一些实施例的一循环管线电路设计的方块图；

图15图示依据一些实施例的一计算机系统的方块图。

具体实施方式