[发明专利]具有加速预取请求的独立流水线的处理器高速缓存

说明书

一种用于处理器的缓存存储器，包括仲裁器、标签阵列和请求队列。仲裁者在多个存储器访问请求之间进行仲裁并提供所选择的存储器访问请求。标签阵列具有接收所选择的存储器访问请求的第一读取端口，并且具有从预取器接收预取请求的第二读取端口。标签阵列对所选择的存储器访问请求或预取请求所请求的数据是否存储在对应的数据阵列中进行命中或未命中确定。请求队列具有第一写入端口，用于在标签阵列中未命中时接收所选择的存储器访问请求，并且具有第二写入端口，用于在标签阵列中未命中时接收预取请求。额外的读写端口提供了一个独立的独立流水线路径，用于处理预取请求。

技术领域

本发明一般涉及用于处理器的预取信息，更具体地涉及用于加速预取请求的相应预取器的具有独立流水线的处理器高速缓存。

背景技术

处理器在更高的效率水平下继续变得性能更强大。本文所用的术语“处理器”是指任何类型的处理单元，包括微处理器、中央处理单元(CPU)，具有一个或多个处理核心的处理器集成电路(IC)或芯片、微控制器等。如本文所使用的术语“处理器”还包括任何类型的处理器配置，诸如集成在芯片或IC上的处理单元，包括结合在芯片上的系统(SOC)等中的处理器配置。

内存访问延迟是影响处理性能和效率的重要因素。处理电路通常通过多层电路和相关联的访问协议与主存储器分离。例如，处理器可以耦合到外部系统存储器，其存储处理器所需的信息，诸如指令(例如，代码)、数据和其他信息。外部系统存储器的访问可能相对较慢，因为信息必须经常遍历诸如总线接口单元和/或存储器控制器等的多级电路，并且与更快的处理器或核时钟相比，外部设备通常以比较慢的系统时钟操作。

为了提高性能和效率，处理器通常结合一个或多个级别的高速缓存存储器，其本地存储从外部存储器撷取的信息，以便通过处理电路更快地访问。内部高速缓存的访问速度明显更快，因为高速缓存物理上更接近，具有较少的中间电路级，并且通常以更快的时钟速度运行。处理器执行具有用于访问所请求的信息(例如，数据或指令)的地址的加载型指令。当请求的信息于内部高速缓存中命中时，与系统存储器相比，以较少的延迟(取决于信息所驻留的高速缓存层级)来撷取该信息。否则，与内部高速缓存存储器相比，发生高速缓存未命中，并且从位于处理器外部的系统存储器撷取信息具有更大的延迟。撷取到的信息可以是包含所请求信息的一个或多个高速缓存行的形式。

预取是其中预先从外部系统存储器撷取信息的块(例如，一个或多个高速缓存行)并存储到本地处理器高速缓存中以用于在需要时由处理电路更快访问的重要技术。通常，“预取器”或预取引擎监视或跟踪处理器实际请求和/或撷取的信息(数据和/或代码)，并尝试预测将来的请求，然后提交推测性预取请求以撷取预期信息。理想的预取器尝试确保在处理器实际请求信息之前大多数(如果不是全部)存储器访问地址和对应的数据都在高速缓冲存储器内，这大大降低了数据访问的损失。

然而，仅当处理器以及时的方式实际请求大部分所请求的信息时，性能和效率得到改善。不能及时撷取请求的信息或以其他方式太快地撷取太多的错误信息的预取算法可能会对整体性能和效率产生负面影响。高速缓冲存储器的尺寸是有限的，因此过快预取信息太快的过于激进的预取器可能导致高速缓冲存储器中填充有最终不被使用的信息的“高速缓存污染”情况。传统的预取算法基于关注于即时预取的重要研究程度，同时试图避免或以其他方式减少高速缓存污染以节省更多有用信息的空间。

发明内容

根据一个实施例的用于处理器的高速缓冲存储器包括仲裁器、标签阵列和请求队列。仲裁者在多个存储器访问请求之间进行仲裁并提供所选择的存储器访问请求。标签阵列具有接收所选择的存储器访问请求的第一读取端口，并且具有从预取器接收预取请求的第二读取端口。标签阵列对所选择的存储器访问请求或预取请求所请求的数据是否存储在对应的数据阵列中进行命中或未命中确定。请求队列具有第一写入端口及第二写入端口，其中第一写入端口用于在标签阵列中未命中时接收所选择的存储器访问请求，第二写入端口用于在标签阵列中未命中时接收预取请求。