[发明专利]基于SHARC处理器的AoIP核心处理系统

说明书

技术领域

本发明涉及系统硬件领域，具体指可将AES67标准、AES70标准、GY/T 304-2016标准进行商业应用的通用型基于SHARC处理器的AoIP核心处理系统。

背景技术

“SHARC”是超级哈佛架构(Super Harvard ARChitecture) 的缩写，是 ADI 公司为他们的浮点处理器起的名字。SHARC 处理器在标准哈佛架构基础上作了改进，不仅方便了PM (程序存储器)总线上的数据传送，并通过增加一个指令缓存优化了基于紧密循环的计算过程的吞吐性能，改进后的架构能够同时存取数据和系数，并同时从指令缓存执行所选的指令，从而高效地实现了处理器的三总线操作模式。

SHARC 处理器最早起源于 ADSP-21020，这个浮点单指令单数据 (SISD) DSP 实际上是一个不带嵌入式存储器或外设的独立计算内核。PM 和 DM（数据存储器）存储空间是通过连接到 SRAM 芯片的外部总线进行访问的，通过 JTAG 接口对处理器进行编程和调试。

随着AES67-2015、AES70、和GY/T 304-2016标准的颁布实施，在专业音频和商用音频领域逐渐向IP化方向发展，已经成为当前热点和今后发展的趋势。对于广播电视中心和商业音频系统平台优化系统结构，提高音频传输及制播效率，特别是整合新媒体及互联网业务，逐步迈向智能化和云化，都具有革命性的意义。

现有的AoIP核心系统方案中，都采用FPGA作为处理器，均不能够全面支持AES67-2015、AES70-2015、和GY/T 304-2016这3个标准。在有限支持或兼容上述标准的现有AoIP核心系统中，都采用FPGA作为处理器，这样的系统灵活性低、成本高、兼容性差，尚无采用SHARC作为处理器的AoIP核心系统。

发明内容

本发明正是针对以上技术问题，提供一种使用SHARC处理器实现基于AES67-2015标准、AES70标准、GY/T 304-2016标准的AoIP核心系统。

本发明主要通过以下技术方案来实现。

基于SHARC处理器的AoIP核心处理系统，包括电源模块、主芯片、辅助芯片、时钟模块、复位模块、板卡接口模块、晶振，其特征在于板卡接口模块通过控制电源模块对主芯片、辅助芯片、时钟模块进行供电，时钟模块通过晶振控制时钟精度，并提供给主芯片进行系统时钟计时，同时提供给辅助芯片进行音频主时钟计时，板卡接口模块通过外同步时钟对主芯片进行时钟校正，同时通过数据对辅助芯片进行音频流输入，主芯片、辅助芯片之间通过数据进行音频流交互，辅助芯片通过数据对主芯片进行音频时钟校正，板卡接口模块通过复位模块控制主芯片、辅助芯片的复位，主芯片分别通过总线将数据传输至板卡接口模块，辅助芯片通过板卡接口模块实现音频时间输出、音频流输出。主芯片采用DSP数字信号处理器。辅助芯片采用FPGA现场可编辑门阵列。主芯片与板卡接口模块的总线数据传输分别为千兆网MAC接口和通信接口。主芯片与板卡接口模块的通信接口采用I²C、SPI、UART三种通信协议。主芯片采用1588时钟模式。主芯片采用RTP进行音频数据交换。

本发明使用时，板卡接口模块传送开机信号，主芯片先配置1588时钟模式，再区分1588从时钟模式时，分别选择1588主时钟，或者FPGA时钟源选择晶振芯片，选择1588主时钟时，主芯片配置FPGA芯片时钟源为时钟芯片，并同步主时钟产生PPS输出信号，然后配置时钟芯片参考输入信号源，时钟芯片产生24.567MHz输出，主芯片通过TDM与辅助芯片进行音频数据的接收与发送，主芯片再通过网络进行AoIP音频数据的解包与打包，再与经主芯片配置好的RGM II网卡及AoIP音频通道进行RTP数据交换，然后退出。当主芯片在区分1588从时钟模式时，从FPGA时钟源选择了晶振芯片，辅助芯片分频输出64Hz，主芯片1588时间参考时钟选择辅助芯片，经同步从时钟后退出。

本发明结构简单、使用方便，可采用较少的总线实现全双工通信，而且可以采用专用的同步时钟线实现时序校正，通信速度快，通用性好。

附图说明

附图中，图1是本发明系统框图，图2是本发明流程图，其中：

1—电源模块，2—主芯片，3—辅助芯片，4—时钟模块，5—复位模块，6—板卡接口模块，7—晶振。

具体实施方式

下面结合附图对本发明作进一步说明。