[发明专利]计算设备和相应计算方法有效

专利信息
申请号: 201710156014.6 申请日: 2017-03-16
公开(公告)号: CN107229463B 公开(公告)日: 2020-09-11
发明(设计)人: 赖守仁;丛培贵;范博钧;蔡松芳 申请(专利权)人: 联发科技股份有限公司
主分类号: G06F8/35 分类号: G06F8/35;G06F9/38
代理公司: 北京市万慧达律师事务所 11111 代理人: 白华胜;王蕊
地址: 中国台湾新竹市*** 国省代码: 台湾;71
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摘要:
搜索关键词: 计算 设备 相应 计算方法
【说明书】:

发明提供一种计算设备和相关计算方法。计算设备用于执行并行计算,包含一组线程处理单元以及存储器混移引擎,存储器混移引擎包含储存数据元素阵列的多个寄存器以及输入选择器阵列,每一输入选择器耦接于多个寄存器的对应子集,并经由输出线耦接于对应线程处理单元,其中,依据第一控制信号,每一输入选择器自多个寄存器的对应子集发送至少第一数据元素至对应线程处理单元,以及依据第二控制信号,每一输入选择器自多个寄存器的另一子集发送至少第二数据元素至对应线程处理单元,其中另一子集经由其他多个输入线耦接于另一输入选择器。本发明的计算设备和相关计算方法可以实现高效的数据访问。

【交叉引用】

本申请要求申请日为2016年3月24日,美国临时申请号为62/312,567的美国临时申请案的优先权,上述临时申请案的内容一并并入本申请。

【技术领域】

本发明的实施例有关于并行计算设备(parallel computing device)和该并行计算设备所执行的计算方法。

【背景技术】

并行计算已经广泛实现于现代计算系统中。为支持高效的并行计算,多个并行编程模型被开发出来,用于程序员编写跨异构平台执行的代码;例如,这样的平台可包含中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、硬件加速器等的组合。常用并行编程模型包含开放计算语言(Open Computing Language,简写为OpenCLTM)、OpenCL的变体和扩展等。

通常,并行编程模型建立在并行计算平台模型的基础上。一个并行计算平台模型,例如采用OpenCL的模型,包含耦接于一组计算资源(computational resource)的主机。计算资源进一步包含一组计算设备,且每一计算设备包含一组计算单元。每一计算单元进一步包含一组处理元件。通常,主机执行串行代码,并发布命令至计算设备。计算设备响应命令执行并行代码,也称为内核。内核是程序中声明的功能,且可由多个处理元件在多个进程中执行。相同的内核可以作为同一工作组(workgroup)的多个工作项执行。同一工作组的多个工作项共享本地存储器中的数据,并通过工作组障碍(barrier)彼此同步。

上述并行编程模型是程序员写出高效的并行代码的有力工具。然而,传统的硬件平台不适合具有特定数据访问模式的某些内核,并且对于工作组的分配不灵活。因此,需要提高并行计算系统的效率。

【发明内容】

依据本发明的示范性实施例,提出一种计算设备和相应计算方法以解决上述问题。

依据本发明的一个实施例,提出一种计算设备,用于执行多个并行计算,计算设备包含一组线程处理单元;以及存储器混移引擎,耦接于所述组线程处理单元,所述存储器混移引擎包含:多个寄存器组成的寄存器阵列,储存自存储器缓冲器获得的多个数据元素的阵列;以及多个输入选择器组成的输入选择器阵列,每一输入选择器经由多个输入线耦接于所述多个寄存器的对应子集,并经由一个或多个输出线耦接于一个或多个对应线程处理单元,其中,依据第一控制信号,每一输入选择器自所述多个寄存器的所述对应子集发送至少第一数据元素至所述一个或多个对应线程处理单元,以及依据第二控制信号,每一输入选择器自所述多个寄存器的另一子集发送至少第二数据元素至所述一个或多个对应线程处理单元,其中所述另一子集经由其他多个输入线耦接于另一输入选择器。

依据本发明的另一实施例,提出一种计算设备,用于执行多个并行计算,计算设备包含控制单元,分配多个工作组至一组批处理;以及所述组批处理耦接于所述控制单元,每一批处理包含:程序计数器,由分配给所述批处理的M个工作组共享,其中M是依据可配置批处理设置决定的正整数;一组线程处理单元,并行执行所述M个工作组中的每一个工作组中的多个工作项的子集;以及溢出存储器,当所述M个工作组中的一个或多个工作组遇到同步障碍时,储存所述M个工作组的中间数据。

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