[发明专利]系统级误差校正SAR模拟数字转换器

说明书

本发明提供一种系统级误差校正SAR模拟数字转换器，包括自举采样开关、第一电容阵列、第二电容阵列、开关阵列、比较器、逐次逼近寄存器异步逻辑模块和用于根据输入的差分信号变化调整工作模式的误差校正比较器；本发明通过比较器在两种工作模式之间切换，可以根据比较器输入信号幅度的差别，使得比较器工作在不同的工作状态，优化了比较器的工作方式，提高了比较器的工作效率，使得整个SARADC的性能进一步提升，并且本发明不需要引入额外的冗余位进行误差校正，简化了设计难度，提高了整个SARADC的工作速度。

技术领域

本发明涉及集成电路领域，尤其涉及一种系统级误差校正SAR模拟数字转换器。

背景技术

逐次逼近寄存器型模拟数字转换器(以下简称为SARADC)是采样速率低于5Msps(每秒百万次采样)的中等至高分辨率应用的常见结构。SAR ADC的分辨率一般为8位至16位，具有低功耗，结构简单，版图面积小和低成本等优点。这些特点使该类型ADC具有很宽的应用范围，例如便携/电池供电仪表、笔输入量化器、工业控制和数据/信号采集等。近年来，随着移动终端和集成模拟前端应用的不断扩展，对于低功耗中高速ADC的需求日益增长。随着集成电路制造工艺的不断进步，低电源低功耗和数字电路高度集成已经成为ADC的主要发展趋势，和其他结构的ADC相比，SARADC和开关电容技术、电荷重分布技术，以及异步时钟控制技术结合在一起，在特征尺寸不断缩小的工艺节点上，具有更大的优势。近年来，随着集成电路制造工艺进入深亚微米级，对SARADC的研究以爆发式的速度在增长，SARADC的采样率已经上升到几MHz，甚至GHz数量级。

现有技术中，比较器的设计始终是SARADC的一个重要瓶颈。低精度和中等精度的SARADC通常采用基于锁存器结构的动态比较器，其具有没有静态功耗、延迟时间相对较小和结构简单的优点，但是，这种结构的比较器存在增益较小、失调电压较大和等效输入噪声较大的问题。由于低精度和中等精度ADC对于比较器增益的要求不是很高，所以基于锁存器结构的动态比较器可以满足精度上的要求，因此，其失调电压和等效输入噪声就成为了设计中重点考虑的问题。传统结构中，采用比较器共模输入电压不变的设计技术来降低比较器的失调电压，相比于比较器共模输入电压单调变化的结构而言，比较器共模输入电压不变的设计技术失调电压更低，是更主流的技术。对于基于锁存器结构的动态比较器而言，其工作时，如果处于latch状态的时间越长，其对于噪声的抑制效果越好，但缺点是需要更长的延迟时间，如果处于latch状态的时间越短，其对于噪声的抑制效果越差，但优点是延迟时间更短。但是，对于不同的输入信号，比较器的工作状态都是固定的，这使得比较器不能根据输入信号的变化，及时调整自己的工作模式，另一方面，如果用一位冗余位对高位比较结果进行校正，然后进入低位逐次逼近过程，但由于冗余位的加入，会造成增加了一个比较周期，降低了整个ADC的工作速度。因此，亟需一种新的技术手段，能够在保证工作速度的基础上，减少输入噪声。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种有鉴于此，本发明提供一种系统级误差校正SAR模拟数字转换器，以解决上述技术问题。

本发明提供的系统级误差校正SAR模拟数字转换器，包括自举采样开关、第一电容阵列、第二电容阵列、开关阵列、比较器、逐次逼近寄存器异步逻辑模块和用于根据输入的差分信号变化调整工作模式的误差校正比较器；

所述自举采样开关的一端与全差分输入信号相连，自举采样开关的另一端分别与第一电容阵列和第二电容阵列中每个电容的上极板连接，所述自举采样开关的另一端还分别与误差校正比较器的差分输入端连接，所述第一电容阵列和第二电容阵列的每个电容的下极板通过对应的开关阵列与基准电压相连，所述误差校正比较器的输出端与逐次逼近寄存器异步逻辑模块的输入端连接；

通过所述逐次逼近寄存器异步逻辑模块的输出信号控制第一电容阵列和第二电容阵列进行切换。