[发明专利]用于提高对标签频偏容错能力的超高频发卡器

说明书

技术领域

本发明属于射频识别技术领域，尤其是涉及一种用于提高对标签频偏容错能力的超高频发卡器。

背景技术

发卡器是构建RFID应用系统时的一个重要组成部分，它完成对标签具体内容的操作，包括建立档案、挂失、补卡、信息修正等。发卡器一般与终端放在一起，由发卡人员对单张标签进行操作。本质上，发卡器是一个小型的标签读写装置，需要与标签管理软件配合使用。

现有技术中，由于批量生产的电子标签存在不一致性，在特殊环境(如高温和低温环境)下，个别品质相对较低的电子标签返给发卡器的信号会存在较大频率偏差(频偏20％以上)，一般现有发卡器只会识读报错，而不能识别频偏在20％以上的标签，且没有调节数据位宽判定标准的机制，无法对标签进行信息写入。

发明内容

有鉴于此，本发明旨在提出一种用于提高对标签频偏容错能力的超高频发卡器，以解决上述问题的不足之处，对频偏较严重的电子标签也可进行识读和信息写入，提高发卡成功率，降低标签弃置率。

为达到上述目的，本发明的技术方案是这样实现的：

用于提高对标签频偏容错能力的超高频发卡器，包括本体和位于本体内的主控板、天线板，所述主控板包括CPU和与CPU连接的射频电路，所述射频电路连接天线板，所述射频电路包括射频前向链路和射频反向链路，所述射频反向链路中包括与CPU连接的FPGA，所述FPGA内包括滤波器和与滤波器连接的解调模块，所述解调模块包括移位寄存器，通过所述解调模块判断当前信号频率并调节后续数据位宽的判定基准。

进一步的，所述射频前向链路包括依次连接的锁相环、混频器、介质滤波器、功率放大器和耦合器，所述功率放大器通过低通滤波器连接耦合器，所述CPU连接锁相环，且通过低通滤波器连接混频器，所述耦合器连接天线板，所述射频反向链路还包括依次连接的3dB电桥、二极管、放大器和模数转换器(ADC)，所述FPGA内的滤波器包括连接的均值滤波器和带通滤波器，所述ADC连接均值滤波器，所述带通滤波器连接解调模块，所述耦合器连接3dB电桥，所述锁相环连接3dB电桥。

进一步的，在所述主控板上，所述CPU分别连接SDRAM、以太网PHY芯片、电平转换芯片、看门狗、PSAM卡槽、SD卡接口、电子抹除式可复写只读存储器(EEPROM)，所述以太网PHY芯片依次连接变压器、RJ-45接口，所述电平转换芯片连接串口RS232。

进一步的，所述解调模块判断当前信号频率并调节后续数据位宽的判定基准的步骤如下：

A.检测接收数据过零点及翻转方向；

B.根据相邻过零点间采样周期个数，计算并判断当前频率，有频偏时调节后续数据位宽判定标准。

进一步的，所述步骤A的过程如下：

A1.采用移位寄存器，将接收数据移入26组积分器，对模拟数字信号进行积分，分为26组；

A2.取3组正交积分器差值和1组同相积分器差值，3组正交积分器差值分别为第19组和第3组的积分差值I1,第18组和第2组的积分差值I2,第17组和第1组的积分差值I3,1组同相积分器差值为第26组和第10组的积分差值S1；

A3.对这几组积分器差值进行正负判断和大小比较，求得过零点及信号翻转方向，

第2组和第18组积分器间距为半个信号周期，当第18组和第2组的积分值在过零点处，

或第18组和第2组的积分值相等时，I1和I3的符号方向为一正一负，此时判断出第2组的积分值所在位置为过零点，

或I1和I3的绝对值大于I2的绝对值，且S1缩小相应倍数后，其绝对值也必定大于I2的绝对值，这时也可判定出第2组的积分值所在位置为过零点，

根据S1的符号位和前一次过零点的翻转方向，可判断出本次过零点的翻转方向。

进一步的，所述步骤B的过程为：

在接收数据的前导信息处进行数据采集和判定，射频反向链路使用FM0，前导信息为规则的12个数据‘0’，根据步骤A3检测出的过零点位置，用时间计算出两个相邻过零点的间距，在相邻过零点的间距下，计算出系统时钟生成的采样周期的个数，即可判定当前接收信号的频率，如果有偏高或偏低的情况，调节数据位宽判定标准，使后续接收数据按照调节后的位宽判定标准来识读。

相对于现有技术，本发明所述的用于提高对标签频偏容错能力的超高频发卡器及方法具有以下优势：