[发明专利]电荷帮浦装置

说明书

电荷帮浦装置。依据环形振荡电路中延迟电路间的耦接节点的延迟信号产生驱动二相电荷帮浦电路的二相时钟信号以及驱动四相电荷帮浦电路的四相时钟信号。

技术领域

本发明涉及一种电荷帮浦装置，且特别涉及一种包括二相电荷帮浦电路与四相电荷帮浦电路的电荷帮浦装置。

背景技术

近来的半导体存储器装置倾向于降低操作电压，以减少电能的消耗。但是，半导体存储器的某些电路部分，例如，字元线驱动器或输出驱动器，仍需要以较高的电压操作。因此，电荷帮浦电路在半导体存储器装置中扮演着不可或缺的角色。

一般来说，电荷帮浦电路包括二相(two-phase)电荷帮浦电路与四相(four-phase)电荷帮浦电路等种类，其中二相电荷帮浦电路具有较高的效率、较小的面积以及较低的功耗，然其电路若未具有N型深井(deep Nwell)将会有基体效应的问题。另外四相电荷帮浦电路虽无基体效应的问题，然其效率较低，且需额外设置延迟电路来产生驱动四相电荷帮浦电路的4个时钟信号，而大幅地增加电路布局的面积。

发明内容

本发明提供一种电荷帮浦装置，具有高效率、小面积以及低功耗的特性，且无基体效应的问题，而可准确地产生所需的电压。

本发明的电荷帮浦装置包括第一二相电荷帮浦电路、第一四相电荷帮浦电路以及驱动电路。第一四相电荷帮浦电路耦接第一二相电荷帮浦电路的输出端，而与第一二相电荷帮浦电路串接。驱动电路耦接第一二相电荷帮浦电路与第一四相电荷帮浦电路。驱动电路包括环形振荡电路以及逻辑电路。环形振荡电路包括多个延迟电路，其串接成延迟电路链，延迟电路的链输出端耦接延迟电路链的输入端，延迟电路链的输入端接收输入时钟信号。逻辑电路耦接环形振荡电路、第一二相电荷帮浦电路与第一四相电荷帮浦电路，依据延迟电路间的耦接节点的延迟信号产生驱动第一二相电荷帮浦电路的第一二相时钟信号以及驱动第一四相电荷帮浦电路的第一四相时钟信号。

在本发明的一实施例中，上述的延迟电路链包括串接的第一延迟电路、第二延迟电路以及第三延迟电路，第一延迟电路延迟输入时钟信号，第二延迟电路延迟第一延迟电路的输出信号，第三延迟电路延迟第二延迟电路的输出信号，逻辑电路依据第一延迟电路的输出信号产生第一二相时钟信号，其中第一二相时钟信号包括互为反相的第一时钟信号与第二时钟信号。

在本发明的一实施例中，上述的逻辑电路还依据第二延迟电路以及第三延迟电路的输出信号产生第一四相时钟信号，第一四相时钟信号包括第三时钟信号、第四时钟信号、第五时钟信号以及第六时钟信号。

在本发明的一实施例中，上述的逻辑电路包括第一非门、第二非门、第三非门、第四非门、第五非门、第一或门以及第一与非门。第一非门的输入端耦接第一延迟电路的输出端，输出第一时钟信号。第二非门的输入端耦接第一非门的输出端，输出第二时钟信号。第三非门的输入端耦接第二延迟电路的输出端，输出第三时钟信号。第四非门的输入端耦接第三非门的输出端，输出第四时钟信号。第五非门的输入端耦接第三延迟电路的输出端。第一或门的两输入端分别耦接第五非门的输出端以及第二延迟电路的输出端，输出第三时钟信号。第一与非门的两输入端分别耦接第五非门的输出端以及第二延迟电路的输出端，输出第四时钟信号。

在本发明的一实施例中，上述的电荷帮浦装置还包括第二四相电荷帮浦电路，其耦接第一四相电荷帮浦电路的输出端，而与第一二相电荷帮浦电路以及第一四相电荷帮浦电路串接，逻辑电路还依据延迟电路间的耦接节点的延迟信号产生驱动第二四相电荷帮浦电路的第二四相时钟信号。

在本发明的一实施例中，上述的延迟电路链还包括与第三延迟电路串接的第四延迟电路以及第五延迟电路，第四延迟电路延迟第三延迟电路的输出信号，第五延迟电路延迟第四延迟电路的输出信号，逻辑电路还依据第四延迟电路以及第五延迟电路的输出信号产生第二四相时钟信号，其中第二四相时钟信号包括第七时钟信号、第八时钟信号、第九时钟信号以及第十时钟信号。