[发明专利]电荷帮浦装置

权利要求书

1.一种电荷帮浦装置，其特征在于，包括：

第一二相电荷帮浦电路；

第一四相电荷帮浦电路，耦接所述第一二相电荷帮浦电路的输出端，而与所述第一二相电荷帮浦电路串接；

驱动电路，耦接所述第一二相电荷帮浦电路与所述第一四相电荷帮浦电路，所述驱动电路包括：

环形振荡电路，包括：

多个延迟电路，串接成延迟电路链，所述延迟电路链的输出端耦接所述延迟电路链的输入端，所述延迟电路链的输入端接收输入时钟信号；以及

逻辑电路，耦接所述环形振荡电路、所述第一二相电荷帮浦电路与所述第一四相电荷帮浦电路，依据这些延迟电路间的耦接节点的延迟信号产生驱动所述第一二相电荷帮浦电路的第一二相时钟信号以及驱动所述第一四相电荷帮浦电路的第一四相时钟信号，

其中所述延迟电路链包括串接的第一延迟电路、第二延迟电路以及第三延迟电路，所述第一延迟电路延迟所述输入时钟信号，所述第二延迟电路延迟所述第一延迟电路的输出信号，所述第三延迟电路延迟所述第二延迟电路的输出信号，所述逻辑电路依据所述第一延迟电路的输出信号产生所述第一二相时钟信号，其中所述第一二相时钟信号包括互为反相的第一时钟信号与第二时钟信号，

其中所述逻辑电路还依据所述第二延迟电路以及所述第三延迟电路的输出信号产生所述第一四相时钟信号，所述第一四相时钟信号包括第三时钟信号、第四时钟信号、第五时钟信号以及第六时钟信号；以及

第二四相电荷帮浦电路，耦接所述第一四相电荷帮浦电路的输出端，而与所述第一二相电荷帮浦电路以及所述第一四相电荷帮浦电路串接，所述逻辑电路还依据这些延迟电路间的耦接节点的延迟信号产生驱动所述第二四相电荷帮浦电路的第二四相时钟信号，

其中所述延迟电路链，还包括与所述第三延迟电路串接的第四延迟电路以及第五延迟电路，所述第四延迟电路延迟所述第三延迟电路的输出信号，所述第五延迟电路延迟所述第四延迟电路的输出信号，所述逻辑电路还依据所述第四延迟电路以及所述第五延迟电路的输出信号产生所述第二四相时钟信号，其中所述第二四相时钟信号包括第七时钟信号、第八时钟信号、第九时钟信号以及第十时钟信号。

2.如权利要求1所述的电荷帮浦装置，其特征在于，其中所述逻辑电路包括：

第一非门，其输入端耦接所述第一延迟电路的输出端，输出所述第一时钟信号；

第二非门，其输入端耦接所述第一非门的输出端，输出所述第二时钟信号；

第三非门，其输入端耦接所述第二延迟电路的输出端，输出所述第三时钟信号；

第四非门，其输入端耦接所述第三非门的输出端，输出所述第四时钟信号；

第五非门，其输入端耦接所述第三延迟电路的输出端；

第一或门，其两输入端分别耦接所述第五非门的输出端以及所述第二延迟电路的输出端，输出所述第五时钟信号；以及

第一与非门，其两输入端分别耦接所述第五非门的输出端以及所述第二延迟电路的输出端，输出所述第六时钟信号。

3.如权利要求1所述的电荷帮浦装置，其特征在于，其中所述逻辑电路还包括：

第六非门，其输入端耦接所述第四延迟电路的输出端，输出所述第七时钟信号；

第七非门，其输入端耦接所述第六非门的输出端，输出所述第八时钟信号；

第八非门，其输入端耦接所述第五延迟电路的输出端；

第二或门，其两输入端分别耦接所述第八非门的输出端以及所述第四延迟电路的输出端，输出所述第九时钟信号；以及

第二与非门，其两输入端分别耦接所述第八非门的输出端以及所述第四延迟电路的输出端，输出所述第十时钟信号。

4.如权利要求1所述的电荷帮浦装置，其特征在于，其中所述环形振荡电路还包括：

与非门，其一输入端接收时钟致能信号，另一输入端耦接所述延迟电路链的输出端，所述与非门的输出端耦接所述延迟电路链的输入端。

5.如权利要求4所述的电荷帮浦装置，其特征在于，其中所述环形振荡电路还包括：

锁存电路，耦接于所述延迟电路链的输出端与所述与非门的所述另一输入端之间，依据控制信号而决定是否将所述延迟电路链的输出端信号输出至所述与非门。