[发明专利]在高速串行总线上传达低速和高速并行比特流

说明书

详细描述中公开的方面包括在高速串行总线上传达低速和高速并行比特流。在一方面中，数据传送方电路将低速并行比特流转换成高速并行比特流，随后基于高速参考频率串行化所转换的高速并行比特流。在另一方面中，如果低速并行比特流被确定存在于高速并行比特流中，则数据接收方电路从高速并行比特流中恢复低速并行比特流。通过基于高速参考频率对低速并行比特流进行串行化和解串行化，可在高速串行总线上传达高速并行比特流和低速并行比特流而无需附加串化器和解串器，从而降低了传送方电路和接收方电路两者中的组件成本和实现复杂性。

优先权申请

本申请要求于2015年11月12日提交的题为“COMMUNICATING LOW-SPEED ANDHIGH-SPEED PARALLEL BIT STREAMS OVER A HIGH-SPEED SERIAL BUS(在高速串行总线上传达低速和高速并行比特流)”的美国专利申请S/N.14/939,020的优先权，该申请通过援引全部纳入于此。

背景

I.公开领域

本公开的技术一般涉及在串行总线上传达并行数据。

II.背景技术

移动通信设备在当前社会已变得越来越普遍。这些移动通信设备的盛行部分地是由目前在此类设备上实现的许多功能来推动的。此类设备中增强的处理能力意味着移动通信设备已经从纯粹的通信工具演变成复杂的移动娱乐中心，由此实现增强的用户体验。

随着越来越多的高性能外围设备(诸如，高分辨率照相机、高分辨率显示器和高吞吐量存储介质)被添加到移动通信设备中，控制高性能外围设备的应用处理器需要高带宽数据管道，以用于实时与高性能外围设备进行通信。意识到对此类高数据带宽的需求，移动行业处理器接口(MIPI)联盟定义了各种串行数据总线，以实现应用处理器与高性能外围设备之间的高吞吐量数据通信。一种此类MIPI串行数据总线被称为M-PHY，其能够支持高达每秒六千兆比特(6Gbps)的数据吞吐量。

并行比特流在串行数据总线(诸如，M-PHY)上的通信可经由串化器和解串器对来实现。在串行数据总线的传送端，串化器根据参考时钟将并行比特流串行化为串行比特流。在串行数据总线的接收端，解串器也根据参考时钟将串行比特流解串行化为并行比特流。为了使串化器和解串器对正常工作，参考时钟需要是并行比特流的比特率的倍数或约数。就此而言，如果附加并行比特流对应于不同的比特率，则可能需要附加串化器和解串器对来传送附加并行比特流。因此，在串行数据总线的传送端和接收端两者组件成本和实现复杂性都会增加。

公开概述

详细描述中公开的方面包括在高速串行总线上传达低速和高速并行比特流。在一方面中，数据传送方电路将低速并行比特流转换成高速并行比特流，随后基于高速参考频率串行化所转换的高速并行比特流。在另一方面中，如果低速并行比特流被确定存在于高速并行比特流中，则数据接收方电路从高速并行比特流中恢复低速并行比特流。通过基于高速参考频率对低速并行比特流进行串行化和解串行化，可在高速串行总线上传达高速并行比特流和低速并行比特流而无需附加串化器和解串器，从而降低了传送方电路和接收方电路两者中的组件成本和实现复杂性。

在一方面中，提供了一种数据传送方电路。该数据传送方电路包括串化器电路，该串化器电路被配置为基于高速参考频率串行化对应于高速比特率的高速并行比特流，以生成用于在高速串行总线上进行传输的高速串行比特流。该数据传送方电路还包括数据处理电路。该数据处理电路被配置为接收对应于比高速比特率更慢的低速比特率的低速并行比特流。该数据处理电路还被配置为将低速并行比特流转换成对应于高速比特率的高速并行比特流。该数据处理电路还被配置为将所转换的高速并行比特流提供给串化器电路。