[发明专利]用于在乱序处理器中进行有序处理的指令和逻辑

说明书

在一个实施例中，处理器包括解码逻辑、用于发布经解码指令的发布逻辑、以及用于执行程序的所发布指令的至少一个执行逻辑。所述至少一个执行逻辑用于乱序执行所述程序的至少一些指令，并且所述解码逻辑用于对所述程序的第一有序存储器指令进行解码并将其提供给所述发布逻辑。进而，所述发布逻辑用于将所述第一有序存储器指令排序在所述程序的第二有序存储器指令之前。描述并要求保护了其他实施例。

技术领域

本公开涉及处理逻辑、微处理器以及相关联的指令集架构领域，当由处理器或其他处理逻辑执行该指令集架构时，该指令集架构执行逻辑、数学或其他功能性操作。

背景技术

针对像信号处理等某些计算密集型任务而发生在处理器内对指令进行乱序执行。然而，需要对存储器映射输入/输出(MMIO)存取进行有序执行，以便确保在嵌入式控制应用中的正确执行。为了实现这样的操作，程序员引入特殊(即栅栏/屏障)指令以便确保有序执行。然而，这种技术容易出错，并且使得高级代码跨指令集架构的可移植性较低、可读性较低、以及可重新启用性较低。

历史上，诸如在工业、汽车和其他特定环境中所包含的小型控制单元等嵌入式系统是采用有序处理器架构进行架构的。随着在嵌入式应用中执行越来越多的计算复杂活动，乱序处理架构正在被引入，这增大了复杂性并且存在与现有代码库的向后兼容性问题。

发明内容

根据本发明的一个实施例，提供一种用于排序指令的处理器，其包括：包括乱序流水线的核，所述乱序流水线包括解码电路、用于发布经解码指令的发布电路、以及用于执行程序的所发布指令的至少一个执行电路，其中，所述至少一个执行电路用于乱序执行所述程序的至少一些指令；所述解码电路用于对所述程序的第一有序存储器指令进行解码并且将经解码的第一有序存储器指令提供给所述发布电路；所述发布电路用于将所述第一有序存储器指令排序在所述程序的第二有序存储器指令之前；所述第一有序存储器指令是所述程序的源版本中的无序存储器指令。

根据本发明的另一实施例，提供一种用于排序指令的系统，其包括：处理器，所述处理器包括第一核，所述第一核具有：用于对指令进行解码的解码电路；用于发布经解码指令的发布电路，所述发布电路包括用于存储有序存储器存取指令的第一队列和用于存储无序指令的第二存储装置；以及用于执行程序的所发布指令的至少一个执行电路，其中，所述发布电路用于将所述程序的经解码的第一有序存储器存取指令和所述程序的经解码的第二有序存储器存取指令存储在所述第一队列中并且将所述程序的一个或多个无序指令存储在所述第二存储装置中，并且在所述程序的所述经解码的第二有序存储器存取指令之前、并且相对于所述一个或多个无序指令中的一个或多个而言无序地将所述经解码的第一有序存储器存取指令提供给所述至少一个执行电路；以及动态随机存取存储器，耦合至所述处理器。

附图说明

图1A是根据本公开的实施例的示例性计算机系统的框图，该计算机系统被形成为具有可以包括用于执行指令的执行单元的处理器。

图1B示出了根据本公开的实施例的数据处理系统。

图1C示出了根据本公开的实施例的用于执行操作的数据处理系统的另一实施例。

图2是根据本公开的实施例的处理器的微架构的框图，处理器可以包括用于执行指令的逻辑电路。

图3A示出了根据本公开的实施例的多媒体寄存器中的各种紧缩数据类型表示。

图3B示出了根据本公开的实施例的可能的寄存器内数据存储格式。

图3C示出了根据本公开的实施例的多媒体寄存器中的各种有符号和无符号紧缩数据类型表示。

图3D示出了操作编码格式的实施例。

图3E示出了根据本公开的实施例的具有四十位或更多位的另一可能的操作编码格式。

图3F示出了根据本公开的实施例的又一可能的操作编码格式。