[发明专利]非线性信号处理中的噪声减少

说明书

一种用于减小由非线性处理元件引入到数字信号中的抖动的方法涉及向包括第一非线性处理元件的第一信号路径应用表示该数字信号的输入字，以及向包括第二非线性处理元件的第二信号路径应用该输入字的互补版本。共模颤动信号被注入在非线性处理元件上游的每条信号路径。非线性处理元件的输出被组合以产生共模颤动信号被移除的共同输出。

发明领域

本发明涉及数字信号处理领域，尤其涉及用于减少因数字信号处理系统中的非线性引起的量化噪声的创新颤动技术。本发明一般应用于其中抖动由非线性处理元件引入数字信号的数字系统，并且尤其应用于由数值控制式振荡器中的截短器和Δ-Σ转换器引入的抖动。

发明背景

数字频率合成技术被广泛用于不同系统中，从而以较大灵活性生成准确的时钟频率。在此类系统的中心，通常存在一个(或多个)数字控制式振荡器(DCO)或数值控制式振荡器(NCO)。如图1所示，这些振荡器基本上包括数字累加器，其针对频率选择字(FSW)输入所设置的期望输出频率生成瞬时相位(Φ)。该累加器通过系统时钟来控制。在每个系统时钟循环上，累加器将先前累加的值与当前频率选择字FSW相加以生成输出相位字φ。

累加器内容往往被用在下流块中以表示信号的相位。例如，在直接数字频率合成系统(DDFS)中，由累加器输出的瞬时相位(Φ)驱动数模转换器(DAC)生成良好成形的输出信号或者它可以在相移器中被用来移动另一时钟的相位。

NCO或DCO的准确性取决于累加器中的寄存器宽度(N)；累加器中的比特数越大，经合成的频率的准确度越高。例如，24到48比特之间的寄存器宽度一般被用来生成非常准确的频率。

由于在下游块中处理较大数目的比特是不切实际的，因此仅保留几个最高有效比特(M)并丢弃其余比特。该功能由图1中所示的量化器执行，量化器在该情形中通过丢弃N-M个最低有效比特来截短累加器输出处的相位字。

截短是非线性机制，其在模拟信号的频率谱中生成伪分量。所生成的伪分量增大了抖动(其基于经截短的相位与NCO/DCO的输出相位之差(φ₁-φ)来定义。所生成的毛刺实际上是因截短导致的量化噪声并且在图2中示出。

相位字的截短由此向原始累加器输出添加了噪声。由此减小毛刺功率而不增大截短后的比特数目是高度期望的。

关于减少截短噪声存在数种不同的技术。它们通常基于随机化和/或噪声成形概念。随机化通常通过注入颤动信号以扰乱周期性并且展开频域中的毛刺来执行。颤动信号在截短之前添加到相位值。随机序列和确定性信号两者均已被用于颤动。此类技术以添加更多噪声和提升噪声本底为代价来将毛刺功率展开在更广的频带上。后滤波可以缓解该问题，但往往是不切实际和/或不高效的。

不同的办法基于噪声成形，往往使用Δ-Σ调制器，其中毛刺功率从感兴趣的频带中推出。为了使此类方法更高效，往往要求较大的过采样率，其往往因真实电路的速度限制而不可能。

发明概要

本发明的各实施例提供了用于减少NCO、DCO和频率合成器中的因非线性(诸如，截短和量化)而产生的噪声的方法和装置。一般而言，信号穿过两条(或更多条)互补路径，其中它被添加到共模颤动信号，共模颤动信号在穿过非线性功能之后通过简单的加法或减法来移除。

本发明的各实施例采用了一种颤动以减小带内毛刺功率并移除附加噪声而无需任何特殊滤波的创新方法。此类实施例可提供减小抖动而没有额外噪声惩罚的高效方式。该发明适用于软件和硬件实现两者。