[发明专利]提高效率的智能存储器架构

说明书

一种方法包括从第一主核接收第一请求以访问多个存储库之一中的数据。确定对所述数据的访问是否由于来自第二主核、以访问所述多个存储库之一中的所述数据的第二请求而被拖延，所述第二请求当前正在被服务。响应于对所述数据的所述访问被拖延的确定，通过访问多个编码库之一中的数据来服务所述第一请求，每个编码库的尺寸小于每个存储库。

相关申请的交叉引用

本申请要求享有于2015年7月28日提交的、申请号为14/810,895、名称为“提高效率的智能存储器架构”的美国非临时专利申请的优先权，其全部内容通过引用结合在本申请中。

背景技术

存储器访问是计算机系统中程序执行的重要部分。通常，一个或多个处理器(例如中央处理单元(central processing units，CPU)，图形处理单元(graphics processingunits，GPU)，数字信号处理器(Digital Signal Processors，DSP)，硬件加速器(HardwareAccelerators，HAC)或其他处理器)经由存储器控制器访问各种存储库。近年来，已经看到了多核处理器的兴起，其中存储器控制器控制从多个不同处理器或内核(也称为主处理器)访问存储库。然而，随着处理器速度和处理器数量的增加，存储器的访问速度没有成比例的增加。具体来说，当多个处理器尝试在同一时间或接近同一时间访问相同的存储库时，其中一个处理器在来自另一个处理器的请求被服务时等待。随着处理器数量的增加，访问次数和潜在的冲突访问也增加，从而导致存储器访问时间的降低。

附图说明

图1是示出了根据示例性实施例的用于控制存储器访问的系统的框图。

图2是示出了根据示例性实施例的库间编码方案的框图。

图3是示出了根据示例性实施例的库间编码方案和库内编码方案的组合的框图。

图4是示出了根据替代的示例性实施例的库间编码方案的框图。

图5是示出了根据另一替代的示例性实施例的库间编码方案的框图。

图6是更详细地示出了根据示例性实施例的访问调度器的框图。

图7是示出了根据示例性实施例的处理读取请求的方法的流程图。

图8是示出了根据示例性实施例的处理写入请求的方法的流程图。

图9是示出了根据示例性实施例的用于将缓冲器分配到存储器中的方法的流程图。

图10是示出了根据示例性实施例的用于调度和准备一组编码库的方法的流程图。

图11是示出了根据示例性实施例的移动设备的框图。

图12是以计算机系统的示例形式的机器的框图，在其中可以执行指令以使机器执行本文所讨论的任何一种或多种方法。

具体实施方式

在下面的描述中，参考形成其一部分的附图，其中通过图示的方式示出了可以实践的具体实施例。对这些实施例进行了详细描述，以使本领域技术人员能够实践本文公开的主题，并且应当理解，可以使用其他实施例，并且可以在不脱离本发明范围的情况下进行结构上的、逻辑上的以及电气上的改变。因此，示例性实施例的以下描述不应被认为是限制性的，并且本公开的范围由所附权利要求限定。