[发明专利]动态标签比较电路以及相关系统和方法

说明书

本发明提供采用P型场效应晶体管PFET‑显性评估电路以减少评估时间且因此提高电路性能的动态标签比较电路。动态标签比较电路可被用作或被提供为可搜索存储器(例如，作为非限制性实例，寄存器堆或内容可寻址存储器CAM)的部分。所述动态标签比较电路包含一或多个PFET‑显性评估电路，所述一或多个PFET‑显性评估电路由用作逻辑以执行比较逻辑功能的一或多个PFET组成。所述PFET‑显性评估电路被配置成接收输入搜索数据且比较所述输入搜索数据与可搜索存储器中所含有的标签(例如，地址或数据)，以确定所述输入搜索数据是否含于所述存储器中。所述PFET‑显性评估电路被配置成基于所述所接收输入搜索数据是否含于所述可搜索存储器中的评估而控制所述动态标签比较电路中动态节点上的电压/值。

优先权申请

本申请案主张于2015年2月23日提交且名称为“P型场效应晶体管(PFET)-显性动态逻辑电路以及相关系统和方法(P-TYPE FIELD-EFFECT TRANSISTOR(PFET)-DOMINANTDYNAMIC LOGIC CIRCUITS,AND RELATED SYSTEMS AND METHODS)”的美国临时专利申请案第62/119,769号的优先权，所述申请案以全文引用的方式并入本文中。

本申请案还于主张2015年9月22日提交且名称为“采用P型场效应晶体管(PFET)-显性评估电路以减少评估时间的动态标签比较电路以及相关系统和方法(DYNAMIC TAGCOMPARE CIRCUITS EMPLOYING P-TYPE FIELD-EFFECT TRANSISTOR(PFET)-DOMINANTEVALUATION CIRCUITS FOR REDUCED EVALUATION TIME,AND RELATED SYSTEMS ANDMETHODS)”的美国专利申请案第14/860,844号的优先权，所述申请案以全文引用的方式并入本文中。

技术领域

本发明的技术大体上涉及由时钟信号计时的动态逻辑电路，且更具体地说，涉及提高动态逻辑电路的速度性能。

背景技术

相比于静态逻辑电路，动态逻辑电路提供显著的性能优势。动态逻辑电路减小了在逻辑评估期间的晶体管栅极电容。就此而言，举例来说，常规处理器贯穿其性能关键逻辑设计含有许多动态逻辑电路的例子，以提供对逻辑评估的更快评估。

就此而言，图1是作为动态逻辑电路的实例的“与非”动态逻辑电路100的电路图。“与非”动态逻辑电路100在预充电阶段对动态节点(DYN)102电压预充电。当时钟信号(CLK)108较低时，运用预充电电路106中的P型场效应晶体管(PFET)104将动态节点(DYN)102预充电到电压Vdd，从而在动态节点(DYN)102处提供电压Vdd。这是因为PFET 104传递强逻辑“1”或电压Vdd，以使得动态节点(DYN)102被充电到电压Vdd，这与采用(例如)N型FET(NFET)时仅阈值电压Vt低于电压Vdd的情况截然相反。归因于反相器112，动态节点(DYN)102处的电压Vdd将输出节点(OUT)110的电压转变成接地电压(GND)。

接着，一旦在评估阶段时钟信号108变高，预充电电路106中的PFET 104便变成无源。“与非”动态逻辑电路100分别基于输入A和输入B运用下拉逻辑电路116中的N型FET(NFET)114(1)、114(2)来评估所述逻辑，以使得评估阶段将快速地进行评估。如果输入A和输入B的状态是输入A＝电压Vdd且输入B＝电压Vdd，那么下拉逻辑电路116中的NFET 114(1)、114(2)将是有源的。这导致评估阶段中的串联NFET 114(1)、114(2)，118将动态节点(DYN)102拉到接地电压(GND)，从而导致输出节点(OUT)110转变成电压Vdd。否则，如果输入A＝接地电压GND或输入B＝接地电压GND，那么由于堆叠式PFET保持器电路120将动态节点(DYN)102保持在电压Vdd处，因此在评估阶段期间动态节点(DYN)102电压保持在电压Vdd处。因此，归因于反相器112，输出节点(OUT)110相应地保持在接地电压(GND)处。