[发明专利]控制码锁存电路及时钟数据恢复电路

说明书

本发明提供了一种控制码锁存电路，包括：移位寄存器；或非门，其输入端连接所述移位寄存器的输出端，并输出锁定判断信号Lock；控制码平衡点判断电路，其输入端连接所述移位寄存器的输出端，复位端连接所述或非门的输出信号Lock，并输出信号Load；去抖电路，用于输出去抖动之后的锁存控制信号Load_en；锁存器，用于将输入的相位控制码PI_Code[k‑1:0]锁存；本发明还提供了一种时钟数据恢复电路，其包括所述控制码锁存电路；本发明结构简单，可移植性强，无需添加格式转换电路，延时大大减小，易于达到较高的工作频率，实现了较好的抖动性能，同时大幅的提高了环路带宽，环路跟踪能力及抖动容忍范围。

技术领域

本发明涉及高速数据传输技术领域，尤其涉及一种控制码锁存电路及时钟数据恢复电路。

背景技术

基于相位插值(Phase Interpolation,PI)的时钟数据恢复电路(Clock and DataRecovery,CDR)广泛应用于高速数据传输中，应用数字控制逻辑取代模拟电荷泵和环路滤波器以实现方便的控制和在工艺之间的灵活转换。图1所示是现有的一种数字PI-CDR结构，以四分之一速率模式为例。串行数据Din由差分信道101输入，经过连续时间线性均衡器(Continues Time Linear Equalizer,CTLE)102，输出均衡后的数据Din’。单元103为相位锁定环路(Phase Lock Loop,PLL)，产生的8相时钟CLK由4路相位插值模块(PI)104转化为相位可调时钟。单元105为二进制鉴相器(Bang-bang Phase Detector,BBPD)，包含两组相同的采样模块111-1和111-2，分别由4路相位可调时钟采样获得数据中部信息Data[3:0]和数据边沿信息Edge[3:0]，通过判断逻辑112，产生4位判断信息Early[3:0]和Late[3:0]。判断信息输入由投票电路106进行多数投票计算，产生的相位超前/滞后判断信号UP/DN由相位控制器(Phase Controller)107分析处理，产生k位相位控制码PI-Code[k-1:0]，控制相位插值单元104输出的时钟相位变化。鉴相器105采样获取的数据中段信息Data[3:0]通过4:16串转并模块108转换为16位并行数据Dout[15:0]输出。

由于二进制鉴相器的非线性特性，时钟的相位控制码将不会稳定在一个固定值，而是在平衡点附近摆动，造成了系统相位噪声。为了将恢复时钟的系统相位噪声降到最低，并保证CDR环路稳定，上述控制器必须满足式1

其中f_update表示环路带宽，亦即CDR相位控制码更新的频率，由控制逻辑的时钟频率决定。而t_D表示环路总延时，从相位判断信号产生到输出时钟相位发生变化的时间。环路带宽越小，高频噪声滤除越彻底，系统相位噪声越低，保证环路稳定。

然而，环路宽的下降将带来CDR相位跟踪能力的下降。考虑输入一个频率为f_noise，幅度为Δφ(峰峰值幅度为2Δφ)的正弦抖动，为保证数据跟踪，CDR需要满足式2：

f_noise·2Δφ≤f_update·φ₀ (2)

其中φ₀表示相位插值间隔，因此抖动容忍能力被环路延时所限制。

为了降低系统相位噪声，现有技术中提出检测输入数据同步头的误码率的方法，但此方法存在接收真正数据时失去用途的缺陷；或是检测恢复数据的眼图情况的方法，但其需要消耗大量面积和功耗；或是通过提取数据与采样时钟沿相位差的方法，但此方法需要将数据作为采样时钟使用，在高速情况下对采样电路要求过高，增大了均衡器压力，实现繁琐。