[发明专利]一种集成电路版图精确定位短路点的方法

说明书

一种集成电路版图精确定位短路点的方法，其特征在于，包括以下步骤：对版图的相关图层和文本层进行处理，生成连接图；采用最短路径算法形成短路路径；计算各短路路径的交集，得到疑似短路点。本发明的集成电路版图精确定位短路点的方法，利用同一线网的多个文本标记找出多条短路路径，把短路路径的交集作为疑似短路点，帮助设计人员缩小检查范围，提高集成电路版图的设计效率。

技术领域

本发明涉及电子设计自动化EDA技术领域，特别是涉及一种集成电路版图精确定位短路点的方法。

背景技术

近年来，集成电路技术一直按照“摩尔定律”向前发展。随着工艺不断向纳米级迈进，集成电路版图的规模急剧膨胀。设计人员在集成电路版图设计过程中可能引入各种错误，短路就是常见的一种连接错误。

短路是指本应属于两个线网的导体被错误的连接在了一起，成为一个线网。例如，一条短路路径是从一个文本标记（A）出发，经过若干图形，到达另一不同名的文本标记（B）。如果文本标记本身没有错误，可以确定线网A和B之间的短路是真实存在的。当短路路径较短时，设计人员很容易确定短路是由哪个图形造成的。但是对于长的、复杂的短路，特别是与电源和地线等有关的短路，设计人员只知道短路发生在A到B的路径上的某一点。要找到这个短路点，必须沿短路路径逐一排查。当有大量短路时，耗时较多。如果验证工具能够帮助设计人员缩小排查范围，找到可疑的短路点，无疑将提高设计效率。

发明内容

为了解决现有技术存在的不足，本发明的目的在于提供一种集成电路版图精确定位短路点的方法，利用同一线网具有的多个文本标记，在同一线网上找出多条短路路径，并把短路路径的交集作为疑似短路点，帮助用户缩小查找范围。

为实现上述目的，本发明提供的集成电路版图精确定位短路点的方法，包括以下步骤：

1）对版图的相关图层和文本层进行处理，生成连接图；

2）采用最短路径算法形成短路路径；

3）计算各短路路径的交集，得到疑似短路点。

进一步地，所述步骤1）进一步包括以下步骤：对版图的相关图层和文本层进行处理，形成由多个独立的连通子图构成的连接图；将文本标记与图形间的连接关系加入到连接图。

进一步地，所述对版图的相关图层和文本层进行处理是采用扫描线算法。

进一步地，所述步骤2）进一步包括以下步骤：采用Dijkstra算法以连通子图为单位进行计算，每次处理一个连通子图，形成多条连接不同文本标记的最短路径。

更进一步地，所述步骤3）进一步包括以下步骤：利用逻辑与操作得到各路径的交集；将出现频率高的点，作为疑似短路点。

本发明在电子设计自动化EDA技术领域中提供集成电路版图精确定位短路点的方法，利用同一线网通常有多个文本标记这一重要条件，在同一线网上找出多条短路路径，并把短路路径的交集作为疑似短路点，帮助用户缩小查找范围，找到可疑的短路点，提高了设计人员的设计效率。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：

图1为根据本发明的集成电路版图精确定位短路点的方法流程图；

图2为根据本发明的带约束条件的逻辑与示意图；

图3为根据本发明的两条平行导线发生短路时利用多个文本标记确定短路点示意图；

图4为根据本发明的三条平行导线发生短路时利用多个文本标记确定短路点示意图。