[发明专利]一种半导体器件的制造方法

说明书

本发明提供一种半导体器件的制造方法，所述制造方法包括：提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，所述NMOS区和PMOS区上形成有栅极结构，所述栅极结构的顶部形成有栅极硬掩膜层；形成覆盖所述栅极结构的第一间隙壁层，所述第一间隙壁层具有露出所述栅极硬掩膜层的开口；形成覆盖所述栅极硬掩膜层及所述第一间隙壁层的第二间隙壁层；刻蚀位于所述PMOS区的第二间隙壁层和第一间隙壁层，以在所述PMOS区中栅极结构的侧壁上形成间隙壁结构；在所述PMOS区的栅极结构两侧的半导体衬底内形成嵌入式锗硅结构；去除第二间隙壁层及所述栅极硬掩膜层。根据本发明提供的方法，可省去一次NMOS区域第一间隙壁层的光刻与刻蚀制程。

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件的制造方法。

背景技术

随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。

常规上，CMOS器件制造技术中将PMOS和NMOS分开处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。其中，嵌入式锗硅(SiGe)技术由于其能够对沟道区施加适当的压应力以提高空穴的迁移率而成为PMOS应力工程的主要技术之一。嵌入式锗硅工艺通过在源/漏区形成嵌入式SiGe层来引入对沟道的压应力，这种应力使得半导体晶体晶格发生畸变，生成沟道区域内的单轴应力，进而影响能带排列和半导体的电荷输送性能，通过控制在最终器件中的应力的大小和分布，提高空穴的迁移率，从而改善器件的性能。在形成嵌入式SiGe层的过程中，会在栅极结构上形成间隙壁结构，现有技术中的间隙壁结构通常由氧化物及SiN叠层构成。

在半导体器件制造的后段工艺中，需要对半导体器件进行金属化，即在绝缘介质薄膜上沉积金属薄膜及随后刻印图形以便形成互连金属线和半导体器件的孔填充塞过程。自对准金属硅化物方法(Salicide)是一种简单方便的接触金属化程序。由于金属可与硅反应，但是不会与金属硅化物阻挡层反应，所以金属只会与暴露出的半导体衬底表面或栅极结构表面发生反应形成金属硅化物。因此，在执行自对准金属硅化物方法之前，需要去除栅极顶部全部的间隙壁SiN层，而现有的去除间隙壁SiN层的工艺比较复杂。因此，有必要提出一种新的半导体器件的制造方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：

提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，所述NMOS区和PMOS区上形成有栅极结构，所述栅极结构的顶部形成有栅极硬掩膜层；

形成覆盖所述栅极结构的第一间隙壁层，所述第一间隙壁层具有露出所述栅极硬掩膜层的开口；

形成覆盖所述栅极硬掩膜层及所述第一间隙壁层的第二间隙壁层；

刻蚀位于所述PMOS区的第二间隙壁层和第一间隙壁层，以在所述PMOS区中栅极结构的侧壁上形成间隙壁结构；

在所述PMOS区的栅极结构两侧的半导体衬底内

形成嵌入式锗硅结构；

去除所述第二间隙壁层及所述栅极硬掩膜层。

示例性地，所述栅极结构的侧壁上形成有偏移侧壁，所述第一间隙壁层覆盖在所述偏移侧壁上。

示例性地，在去除所述第二间隙壁层的步骤之后，还包括去除所述第一间隙壁层的步骤。

示例性地，所述第二间隙壁层为SiN层。

示例性地，所述栅极硬掩膜层为SiN层。