[发明专利]数字信号并行输入转串行输出电路

说明书

本发明公开了数字信号并行输入转串行输出电路，将至少两个并转串数据处理单元、帧时钟产生单元、数据时钟产生单元以及同步单元组建形成。将并行数字信号划分为至少两组并行数据，再将上述至少两组并行数据进行转换处理形成串行数据输出，将数字信号划分成至少两组进行并转串使得串行输出数据不再受到现有技术中LVDS接口速度的限制，利用具有完全同步时序的至少两组串行数据、具有完全时序同步的帧时钟信号以及具有完全同步时序的数据时钟信号，实现了并行输入转串行输出过程中对时序的调整，使得外部接受单元能够准确地、快速地实现并行数字信号的接收，避免了现有技术中外部接收单元接收数据困难、接收过程容易出现时序错误等问题的出现。

技术领域

本发明涉及高速度高精度数据处理领域，具体涉及一种数字信号并行输入转串行输出电路。

背景技术

随着高速度高精度模数转换器(Analog-to-Digital Converter，简称ADC)采样速率的持续提高，ADC的数据输出速率同步提高。传统的CMOS数字接口逻辑已无法满足高速ADC的应用需求，为解决数据传输速率的限制，并行低压差分信号(Low VoltageDifferential Signaling，简称LVDS)输出接口被广泛地运用于高速ADC输出接口中。随着ADC分辨率的提高和多通道集成的应用需求，采用并行输出技术所需要的输出引脚数太多，极大地增加了芯片封装以及系统PCB连线的设计复杂度，通过采用串行LVDS输出接口格式，数据输出引脚数目大为较少，可以有效解决由于输出引脚数太多引起的困难。为了使用串行输出接口进行数据输出，ADC产生的数字码必须先转换为串行码流，将多位数的数字信号转换为一组串行输出，转换出的串行输出可能由于数据传输速率过快而超出后续串行接口的最大传输速率，为解决串行接口传输速率的限制，可以将数字信号分为多组进行并转串处理，将数字信号进行并转串处理的同时需要产生相应的时钟信号用于在片外接收串行数据，由于转换出的串行数据速度比较快，增加了片外接收数据的难度，这就要求输出的串行码流和用于片外数据接收的时钟信号保证比较精确的时序关系，对系统时序提出了更高的要求。

发明内容

本发明的目的在于为了解决现有技术中数字信号实现并行输入串行输出时，串行输出易受串行接口速率的限制、片外接收数据困难、接收过程容易出现时序错误等问题的出现；提供一种数字信号并行输入转串行输出电路。

为了达到上述目的，本发明通过以下技术方案实现：

一种数字信号并行输入转串行输出电路，将并行数字信号划分为至少两组并行数据；所述电路包含：

至少两个并转串数据处理单元，每个所述并转串数据处理单元将对应一组所述并行数据转换为一组串行数据后输出；

帧时钟产生单元，输入第一形成输入码，转换输出帧时钟信号；

数据时钟产生单元，输入第二形成输入码，转换输出串行的第二形成输入码；

同步单元，分别输入至少两组所述串行数据、所述帧时钟信号以及所述串行的第二形成输入码，经处理后输出具有完全同步时序的至少两组所述串行数据、具有完全时序同步的所述帧时钟信号以及具有完全同步时序的数据时钟信号，并发送至外部接收单元；

所述具有完全同步时序的帧时钟信号控制所述外部接收单元获取形成所述并行数字信号的相应的至少两组所述串行数据；所述具有完全同步时序的数据时钟信号控制所述外部接收单元将所述相应的至少两组串行数据恢复形成所述并行数字信号。

较佳地，每个所述并转串数据处理单元包含：

第一并串转换器，分别输入第一时钟信号、第二时钟信号以及对应的一组所述并行数据，并将所述并行数据转化为一组所述串行数据。

较佳地，所述帧时钟产生单元包含：