[发明专利]片上测试图案生成

说明书

本发明公开片上测试图案生成。提供一种芯片(110)，其包括：集成电路(230)，所述集成电路(230)包括多个逻辑元件(231)，其中所述多个逻辑元件(231)被配置为在测试模式下形成多个扫描链(232)。芯片(110)进一步包括片上信号发生器(220)，其与集成电路(230)连接并且被配置为在测试模式下向所述多个扫描链(232)提供测试图案信号(281)。

技术领域

各种实施例涉及一种芯片，其包括片上信号发生器，所述片上信号发生器被配置为在测试模式下，提供测试图案信号给由多个逻辑元件形成的多个扫描链。各种实施例涉及一种预烧(burn-in)炉和一种方法。

背景技术

为了测试集成电路(IC)，已知使IC的逻辑元件遭受应力测试，例如，可以将包括IC的芯片放置在预烧炉中，其中环境条件可以被控制。例如，可以施加高温。

在参考实现中，自动测试图案生成(ATPG)图案信号，其被加载到预烧炉中并且经由扫描引脚被馈送到IC、到逻辑元件。ATPG信号是伪随机测试图案，其旨在将所有的逻辑元件或其中的至少多数在可用状态之间进行切换(toggle)。为了促进切换，测试模式可以被触发，其引起遭受测试的逻辑元件之间的逻辑互连；逻辑互连使一系列逻辑元件能够充当移位寄存器(扫描链)，其中ATPG信号的不同计时状态反复切换扫描链的逻辑元件。然后，扫描链的逻辑元件的状态可以被读出并且与期望值相比较。由此，形成逻辑元件的硬件元件的(例如，晶体管的)故障或磨损可以被检测到。

然而，这样的方案面临某些约束和缺点。例如，在预烧炉中可能存在有限的可用空间来存储ATPG图案。在另一方面，可能要求提供具有相对大量输入引脚的ATPG信号以确保几乎所有或所有逻辑元件都被切换。这在信号路由(routing)方面要求显著的努力，所述信号路由由于有限的可用空间而可能是复杂的。

发明内容

因此，存在对于用于测试模式的测试图案生成的先进技术的需要。特别地，存在对于实现带有减少的信号路由要求的测试模式的这样的技术的需要。

该需要通过独立权利要求的特征来满足。从属权利要求限定实施例。

根据一方面，提供一种芯片。所述芯片包括IC。所述IC包括多个逻辑元件。在测试模式下，多个逻辑元件被配置为形成多个扫描链。芯片进一步包括与链连接的片上信号发生器。在测试模式下，信号发生器被配置为向多个扫描链提供测试图案信号。

根据一方面，提供一种预烧系统。所述预烧系统包括预烧炉和接收器。根据另一方面，接收器被布置被配置为可释放地安装芯片。预烧系统进一步包括被配置为触发测试模式的IEEE测试存取端口连接器。

根据一方面，提供一种方法。所述方法包括IC的多个逻辑元件在测试模式下形成多个扫描链。所述方法进一步包括片上信号发生器在测试模式下向多个扫描链提供测试图案信号。

应该理解的是，以上提到的特征和尚待在下面解释的特征可以不仅被用于所指示的各组合而且可以以其他组合或者孤立地使用，而不脱离本发明的范围。以上提到的方面和实施例的特征可以在其他实施例中被彼此组合。

附图说明

当连同附图一起阅读时，本发明的上述和附加特征和效果将从以下详细描述变得显而易见，在所述附图中同样的参考数字指代同样的元件。

图1示意性地图示包括预烧炉的预烧系统。

图2示意性地图示根据各种实施例的芯片，所述芯片包括与芯片的IC耦合的片上信号发生器。

图3示意性地图示图2的信号发生器的细节，其根据各种实施例被实现为线性反馈移位寄存器。

图4示意性地图示根据各种实施例的芯片，芯片包括与芯片的IC耦合的片上信号发生器并且进一步包括被耦合在信号发生器与IC中间的解压器。