[发明专利]基于PCIE的FPGA更新系统及更新方法

说明书

技术领域

本发明涉及电子通信技术领域，具体涉及一种基于PCIE的FPGA更新系统及更新方法。

背景技术

目前。随着数字通信协议的增多，现场可编程门阵列（Field Programmable Gate Array ，FPGA）的应用越来越广泛，由于其易编程与快速升级架构的特性，在电子设备中得到了广泛应用。

如图1所示，该系统是一种可重构计算系统，利用系统的可重用资源（如：CPU、FPGA、可擦除可编程逻辑器件（Erasable Programmable Logic Device，EPLD）等可重构逻辑器件，根据应用需要重新构造一个新的计算平台，以达到接近专用硬件设计的高性能。其中CPU为核心处理平台，FPGA为辅助处理平台，而EPLD主要完成上电控制和FPGA更新配置。

常见的FPGA更新升级通常采用ALTERA公司提供的JTAG（Joint Test Action Group，联合测试行为组织标准）方式下载到FPGA以后，再固化到FPGA的非易失性存储器中，这种方法更新速度不快，一旦需要系统规模较大，则重复性工作量将非常大，并且繁琐。

针对常见的FPGA更新升级系统的问题，已经很多专利中提出了解决方法，例如申请号201520170644.5的《复用总线的CPU和FPGA组合电路》、申请号201410313013.4的《一种FPGA的更新系统及其更新方法》均采用了利用主机通过串行外设接口（Serial Peripheral Interface，SPI）接口与FPGA通信，将存储于主机的更新文件通过FPGA发送到非易失性存储器完成更新，但在实际设计中发现，当FPGA的配置文件比较大，主机通过SPI总线向FLASH存储器写入配置文件时，有效传输数据的仅有数据和时钟两根线，数据串行传输时间将极大增长，更新时间已将无法满足用户需求。申请号201410163022.X的《基于CPLD的FPGA加载系统》在主机和FPGA之间增加了一个复杂可编程逻辑器件（Complex Programmable Logic Device，CPLD），主机通过CPLD向FPGA进行加载和更新配置操作，更新时间得到了有效的改善，但每次上电启动后，都需要主机和CPLD先启动，才能完成对FPGA的加载和更新，影响FPGA加载速度。因此，如何大规模的快速更新和快速加载FPGA成为了一个亟待解决的关键技术问题。

发明内容

有鉴于此，本发明提供了一种基于PCIE的FPGA更新系统及更新方法。用于解决现有技术中FPGA更新速度或者加载速度缓慢，且不能满足大规模更新问题。

一种基于PCIE的FPGA更新系统，所述系统包括：一个CPU器件、一个EPLD器件、一个NOR Flash存储单元、一个FPGA器件及一个JTAG下载接口，其中：

CPU器件，用于下载配置文件和发送写、读操作和配置操作命令，通过PCIE接口将操作命令下发至FPGA器件；

EPLD器件，与FPGA通过一个内部总线进行快速通信，接收来自FPGA内部总线上的写操作、读操作和配置操作命令，将总线的读写操作转化为FLASH读写操作，接收配置操作命令对FPGA器件进行配置操作；

NOR Flash存储单元，用于存储对FPGA进行配置的文件数据；

FPGA器件，用于接收来自PCIE接口的写、读操作和配置操作，将PCIE发送的操作转换为内部总线操作与EPLD进行通信，能够接收来自EPLD器件的配置操作；

JTAG下载接口，用于最初更新配置时，为FPGA内部提供内部逻辑使用。

一种基于PCIE的FPGA更新方法包括写操作、读操作和配置操作，其中：

一种基于PCIE的FPGA更新方法的写操作包括以下步骤：

1.1、CPU器件发送写操作命令，将存储的配置文件构造写请求TLP数据包发送到PCIE接口上；

1.2、FPGA器件接收到来自PCIE接口上的写请求TLP数据包，将数据存入到写数据先入先出（First-In-First-Out，FIFO）存储器中，同时通过内部总线接口将FIFO中的数据发送到EPLD器件；

1.3、EPLD器件接收来自内部总线的写入数据后，将数据存入到写数据FIFO存储器中，再从NOR Flash存储单元的基地址开始，将FIFO中的数据依次写入到存储单元。

一种基于PCIE的FPGA更新方法的读操作包括以下步骤：

2.1、CPU器件发送读操作命令，构造读请求TLP报文发送到PCIE接口上；