[发明专利]非易失性存储装置

说明书

提供具备噪声耐受性高的防误写入功能的非易失性存储装置。采用了这样的结构：具备在时钟端子并联连接的开关和噪声滤波器电路，当时钟脉冲监视器电路比较从时钟端子输入的时钟数和规定数而检测到时钟数的异常时，切换到使开关截止而使噪声滤波器电路有效的噪声对策模式。

技术领域

本发明涉及非易失性存储装置，更详细而言涉及防止非易失性存储装置的误写入的功能。

背景技术

图3是现有的非易失性存储装置的写入电路的框图。

现有的写入电路40具备：控制电路41；时钟计数器42；越程（overrun）检测电路43；状态寄存器44；以及输出电路45。

以串行接口进行通信的非易失性存储装置，通过如以下的处理向存储器单元写入数据。在使芯片选择（CS）信号有效后，若向时钟（SCK）端子输入时钟，则同时向数据输入（DI）端子依次输入写入指令、地址、写入数据。而且，若使CS信号无效而经过既定写入时间，则结束对存储器单元的数据写入处理。

越程检测电路43比较从控制电路41取得的既定时钟数和从时钟计数器42取得的实际时钟数。在此，向SCK端子混入噪声从而时钟数变得比规定数多的情况下，越程检测电路43检测出越程，在状态寄存器44设置越程检测标志。然后，非易失性存储装置取消写入处理。

另外，状态寄存器44的越程检测标志通过输出电路45向数据输出（DO）端子输出，从而能够使外部的主机（master）侧识别时钟的越程。而且，通过越程检测标志因CS信号的再输入等而复位，因此主机能够重新进行写入处理。

现有技术文献

专利文献

专利文献1：日本特开2005－71512号公报。

发明内容

发明要解决的课题

然而，现有的非易失性存储装置由于在重新进行的写入处理中，其噪声耐受性不变，因此同样具有写入处理失败的可能性高、重复几次相同处理而写入处理时间会变长的问题。

本发明为解决以上那样的课题而构思，用于实现噪声耐受性高的防误写入功能。

用于解决课题的方案

为了解决现有的课题，本发明的具备防误写入功能的非易失性存储装置采用如下的结构。

一种非易失性存储装置，其特征在于，具备：在时钟端子并联连接的第一开关和第一噪声滤波器电路；根据从数据输入端子输入的数据对指令进行解码的指令解码器电路；比较从所述时钟端子输入的时钟数和规定数而检测时钟数的异常、若检测到异常则输出异常检测信号的时钟脉冲监视器电路；接受所述异常检测信号而设置异常检测标志的时钟脉冲监视器寄存器；将所述异常检测标志向外部输出的输出电路；以及按照所述异常检测标志切换第一状态和第二状态的模式选择电路，

所述第一状态是所述第一开关导通而所述第一噪声滤波器电路无效，所述第二状态是所述第一开关截止而所述第一噪声滤波器电路有效，

所述异常检测标志被设置后的数据读取期间为所述第二状态。

发明效果

依据本发明的具备防误写入功能的非易失性存储装置，以在CS端子和SCK端子具备噪声滤波器电路，在重新进行写入处理前使噪声滤波器电路有效的方式构成，因此提高非易失性存储装置的噪声耐受性。因而，能够提高写入处理的成功的可能性，并能缩短写入处理时间。

附图说明

图1是本实施方式的非易失性存储装置的写入电路的框图。

图2是示出本实施方式的非易失性存储装置的写入电路的动作的时间图。

图3是现有的非易失性存储装置的写入电路的框图。