[发明专利]显示驱动电路及像素结构

说明书

技术领域

本发明涉及液晶显示领域，特别是涉及一种显示驱动电路及像素结构。

背景技术

MIP(Memory In Pixel)设计是把控制像素显示的灰阶信号存储在像素中的一种设计。以往像素设计靠Cst(存储电容)维持像素显示的灰阶电压，即使显示相同的画面，每一帧均需要刷新(给像素重新充电)。采用MIP设计的像素，把控制像素显示的灰阶信号存储在像素中，若像素显示灰阶不变，可以不用刷新，即可以不用重新写入Data信号。这样在显示静态画面时，扫描线和数据线均不需要工作，可以有效降低面板的功耗；但是由于像素中需要加入MIP电路，此种设计只适用于全反射LCD和OLED面板，无法在背光型LCD中使用。

因此，现有技术存在缺陷，急需改进。

发明内容

本发明的目的在于提供一种显示驱动电路及像素结构；以解决现有的背光型LCD在显示每一帧画面均需要刷新从而导致功耗较高的技术问题。

为解决上述问题，本发明提供的技术方案如下：

本发明提供一种显示驱动电路，包括：

第一锁存器，用于锁存第一数据电压；

第二锁存器，用于锁存第二数据电压；

逻辑控制单元，其具有两个逻辑控制端、四个电压输入端以及一个电压输出端，该第一锁存器的输出端以及第二锁存器的输出端分别与一逻辑控制端连接，该四个电压输入端分别接入四个不同的预设电压，该逻辑控制单元用于根据该两个逻辑控制端输入的第一数据电压以及第二数据电压选择将该四个预设电压中的一个预设电压通过所述电压输出端输出至像素电极。

在本发明所述的显示驱动电路中，还包括：

第一薄膜晶体管，其源极用于输入所述第一数据电压，其栅极用于输入第一扫描电压，其漏极与所述第一锁存器的输入端连接；

第二薄膜晶体管，其源极用于输入第二数据电压，其栅极用于输入第二扫描电压，其漏极与所述第二锁存器的输入端连接。

在本发明所述的显示驱动电路中，所述逻辑控制单元包括选择模块以及四个第三薄膜晶体管，所述选择模块具有所述两个逻辑控制端以及四个电平输出端；

该四个第三薄膜晶体管的输入端分别与一所述电压输入端连接，该四个第三薄膜晶体管的输出端分别与该电压输出端连接，该四个第三薄膜晶体管的栅极分别与一所述电平输出端连接；所述选择模块根据所述第一数据电压以及第二数据电压选择该四个第三薄膜晶体管中的一个第三薄膜晶体管导通，其余三个所述第三薄膜晶体管关闭。

在本发明所述的显示驱动电路中，所述选择模块包括二输入的第一或非门、二输入的第二或非门、二输入的第三或非门、二输入的第一与非门以及二输入的第一反相器；该第一或非门的第一输入端、该第二或非门的第一输入端、该第一与非门的第一输入端均分别与该第一锁存器的输出端连接，该第一或非门的第二输入端、该第三或非门的第一输入端、该第一与非门的第二输入端均分别与该第二锁存器的输出端连接，所述第二或非门的第二输入端、所述第三或非门的第二输入端以及该第一或非门的输出端连接；该第一反相器的输入端该第一与非门的输出端连接，该第一或非门、第二或非门、第三或非门以及该第一反相器的输出端分别与一第三薄膜晶体管的栅极连接。

在本发明所述的显示驱动电路中，所述第一与非门包括第二N沟道薄膜晶体管、第三N沟道薄膜晶体管、第二P沟道薄膜晶体管以及第三P沟道薄膜晶体管；

第二P沟道薄膜晶体管以及第三P沟道薄膜晶体管的输入端连接并在该连接点接入第一预设电压；

第二N沟道薄膜晶体管、第二P沟道薄膜晶体管以及第三P沟道薄膜晶体管的输出端连接并以该连接点为该第一与非门的输出端；

该第二P沟道薄膜晶体管的栅极与该第二N沟道薄膜晶体管的栅极连接，并以该连接点作为该第一与非门的第一输入端；

该第三P沟道薄膜晶体管的栅极与该第三N沟道薄膜晶体管的栅极连接，并以该连接点作为该第一与非门的第二输入端；

该第三N沟道薄膜晶体管的输入端接第二预设电压。

在本发明所述的显示驱动电路中，所述第一锁存器以及所述第二锁存器均分别包括两个首尾相连的第二反相器。