[发明专利]集成电路芯片的原型验证装置

说明书

技术领域

本发明涉及电子技术及微电子技术领域，尤其涉及一种集成电路芯片的原型验证装置。

背景技术

在集成电路(Integrated Circuit，IC)芯片的开发过程中，为了测试IC芯片设计是否成功，生产之前必须要进行流片，但直接进行IC芯片流片容易对IC芯片造成损害，成本较大，因此，为了避免多次流片所造成的高成本、高风险，IC芯片开发过程中需要在流片之前采用一些有效的方法来检测IC芯片设计的逻辑是否正确，即进行IC芯片的原型验证。

现场可编程门阵列(Field－Programmable Gate Array，FPGA)具有可编程的特点，它能够对逻辑设计进行反复的修改，直至达到满意的结果；利用FPGA的可编程特点，在进行IC芯片的原型验证时，通常采用的方法是先将逻辑设计进行综合、布局、布线，然后快速地烧写至FPGA，在FPGA平台上进行验证，其良好的物理特性填补了软件仿真环境与实际物理芯片在速度上的巨大差距，从而可以缩短IC芯片的开发周期、降低成本、提高IC芯片流片的成功率，为快速面向市场提供了有力的保障，成为现代IC设计验证的技术主流。

随着IC设计的规模越来越大以及FPGA技术的快速发展，虽然FPGA的容量不断增大，但依然不能满足许多超大规模IC芯片的原型验证的需求，而采用大型的硬件仿真平台进行IC芯片的原型验证时，虽然容量很大，但实际应用中的运行速率低下，降低了工作效率。

发明内容

有鉴于此，本发明实施例期望提供一种集成电路芯片的原型验证装置，以满足超大规模IC芯片的原型验证的容量需求，同时实现全IC芯片的全速验证，提高工作效率。

为达到上述目的，本发明的技术方案是这样实现的：

本发明提供一种集成电路芯片的原型验证装置，所述装置包括：

异构中央处理器CPU模块及现场可编程门阵列FPGA模块；

所述异构CPU模块包括：至少一个异构CPU单板、第一外部高速光纤接口；所述FPGA模块包括：至少一个FPGA单板、第二外部高速光纤接口；

所述异构CPU模块的第一外部高速光纤接口通过光纤与所述FPGA模块的第二外部高速光纤接口连接。

上述方案中，所述至少一个异构CPU单板包括：

至少一个异构CPU、与所述至少一个异构CPU对应的至少一个第一内部高速光纤接口、与所述至少一个异构CPU对应的至少一个第一时钟数据恢复CDR芯片、第一时钟芯片；

所述第一CDR芯片设置在所述异构CPU上；

所述第一CDR芯片与所述第一时钟芯片连接；

所述第一内部高速光纤接口与所述第一外部高速光纤接口连接。

上述方案中，所述异构CPU包括：至少一个ARM单元及内部FPGA单元；

所述ARM单元通过内部总线与所述内部FPGA单元连接。

上述方案中，所述异构CPU单板为两个或两个以上时，通过光纤将所述两个或两个以上异构CPU单板串联连接。

上述方案中，所述异构CPU单板还包括：与所述至少一个异构CPU对应的至少一个第一外设电路；

所述第一外设电路与所述异构CPU连接。

上述方案中，所述第一时钟芯片为第一两级锁相环PLL芯片。

上述方案中，所述至少一个FPGA单板包括：

至少一个FPGA、与所述至少一个FPGA对应的至少一个第二内部高速光纤接口、与所述至少一个FPGA对应的至少一个第二时钟数据恢复CDR芯片、第二时钟芯片；

所述第二CDR芯片设置在所述FPGA上；

所述第二CDR芯片与所述第二时钟芯片连接；

所述第二内部高速光纤接口与所述第二外部高速光纤接口连接。

上述方案中，所述FPGA单板为两个或两个以上时，通过光纤将所述两个或两个以上FPGA单板串联连接。

上述方案中，所述FPGA单板还包括：与至少一个FPGA对应的至少一个第二外设电路；

所述第二外设电路与所述FPGA连接。

上述方案中，所述第二时钟芯片为第二两级锁相环PLL芯片。