[发明专利]全交织SRAM控制器

说明书

本发明公开了全交织SRAM控制器。所公开的SRAM控制器包括多个总线接口以及多个SRAM接口；每个总线接口通过总线网络直接耦合到一个主设备上，每个总线接口耦合到所有SRAM接口的每个；每个SRAM接口耦合到所有总线接口的每个，且耦合到一个SRAM；总线接口从总线网络接收主设备发出的SRAM访问请求，根据SRAM访问请求中指定的地址将SRAM访问请求发送给对应的SRAM接口；SRAM接口响应于一个或多个SRAM访问请求，选择一个SRAM访问请求，并根据该SRAM访问请求访问SRAM。

技术领域

本发明涉及SOC技术领域，尤其涉及一种SRAM控制器及控制方法。

背景技术

SRAM(Static Random Access Memory，静态随机存取存储器)是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据。目前，在SOC(System onChip，芯片级系统)中，通常采用如下几种方式对SRAM进行访问。

第一种方式，所有的主设备(主设备是发起总线传输或SRAM访问的设备)通过仲裁器共享同一个SRAM控制器。

图1是现有技术中的主设备通过SRAM控制器访问SRAM的系统框图。图1中，提供单一的SRAM控制器，所有主设备通过仲裁器共享同一个SRAM控制器。图1中3个主设备耦合到仲裁器，仲裁器耦合到SRAM控制器，SRAM控制器耦合到SRAM并控制对SRAM的访问。在访问过程中，仲裁器不仅选择被允许访问SRAM的主设备，还决定不同主设备同时访问SRAM控制器时的先后顺序。当然，该系统中还可以存在总线网络，从而使得耦合到总线网络的主设备还可以访问耦合到总线网络的其他从设备。

第二种方式，多个主设备中的每个分别对应相应的一个SRAM控制器。

图2是另一现有技术中的主设备通过SRAM控制器访问SRAM的系统框图。图2中，提供多个SRAM控制器。在总线网络中提供多个地址译码器和多个总线仲裁器。其中，每个地址译码器耦合到唯一一个主设备，且每个地址译码器耦合到多个总线仲裁器的每一个。每个总线仲裁器耦合到总线网络外部的唯一一个SRAM控制器，每个SRAM控制器各自耦合到SRAM，每个SRAM控制器通过唯一一个相对应的总线仲裁器耦合到总线网络，从而使得耦合到总线网络的主设备能够访问通过总线网络访问各个SRAM控制器。主设备的对SRAM的访问请求经地址译码器后被发送到对应的总线仲裁器，进而再由总线仲裁器发送到对应的SRAM控制器，并由SRAM控制器发送给对应的SRAM。每个SRAM控制器占据独立的地址空间。所有的SRAM控制器地址组成一个大的SRAM空间。

在图2所示的第二种方式中，系统性能在最优状况下(例如每个主设备请求访问的SRAM各不不同)为所有SRAM控制器带宽之和，但在最坏状况下(例如，所有主设备只对同一个SRAM地址空间访问)，仅具有单个SRAM控制器的带宽，而且对于简单的有规律的访问，容易形成性能的波动。

另外，继续参看图2，采用地址交织的方式在SRAM中组织数据时，在地址译码器中，使用SRAM地址的低位部分作为SRAM控制器选择信号，从而可以使连续的地址请求分配到不同的SRAM控制器上。这也被称为地址交织。例如，地址译码器根据SRAM地址的最低2位译码，将最低2位为“00”的SRAM访问请求发送到总线仲裁器0，而将最低2位为“01”的SRAM访问请求发送给总线仲裁器1，以及将最低2位为其他值得SRAM访问请求发送给总线仲裁器2。

现有技术中对SRAM进行访问的方式存在以下局限性：

a)当主设备发出的是长的传输类型时(突发长度很长时)，地址译码设备需要将该传输拆分成比较短的传输类型，才能发到不同的SRAM控制器去，此时因为不同的SRAM控制器返回数据的时机可能会是乱序的，地址译码器必须有空间将乱序回来的数据重新整理顺序后回给主设备。