[发明专利]存储单元及存储器

说明书

技术领域

本发明涉及存储器技术领域，特别涉及一种存储单元及存储器。

背景技术

存储器是数字集成电路中重要的组成部分，它更是构建基于微处理器的应用系统不可缺少的一部分。近年来，人们将各种存储器嵌入在处理器内部以提高处理器的集成度与工作效率，因此，存储器阵列及其外围电路的性能在很大程度上决定了整个系统的工作效率。

读取电路是存储器的外围电路的重要组成部分，读取电路通常被用来在对存储器的存储单元进行读操作时对存储单元位线(BL，Bit Line)上的微小信号进行采样变换并进行放大，从而确定存储单元内的存储信息。

读取电路的工作机制是通过将存储器的存储单元位线上的电流/电压与基准电流/电压比较而读取存储单元中的数据。更具体地说，读取电路的工作分为两个阶段，一是预充电阶段，即对选中的存储单元的位线预充电，二是比较阶段，即将选中的存储单元的位线电流/电压与基准电流/电压比较。在预充电阶段中，将位线的电位提升至能够在存储单元中产生足够大小的位线电流的水平；而在比较阶段中，将位线电流/电压与基准电流/电压进行比较并输出标准逻辑电平，从而起到放大位线信号的作用，便于读取数据。

参考图1中所示，将位线电流与基准电流的微小信号差放大为标准的逻辑状态“0”和“1”，然后输出“0”或“1”。现有技术的读取电路至少存在如下缺陷：将位线电流与基准电流比较过程中，基准电流设置为逻辑“0”和“1”之间的电流值，使得逻辑“0”和“1”的电流与基准电流的间隔R1、R2较小，从而导致需要的读取时间过长，读取的可靠性低。

发明内容

本发明的目的在于，提供一种存储单元及存储器，解决现有技术中存储单元读取时间过长、可靠性低的问题。

为解决上述技术问题，本发明提供一种存储单元，包括：

第一子存储单元，包括第一晶体管和第二晶体管，所述第一晶体管的栅极连接选择栅极线，源极连接所述第二晶体管的漏极，漏极连接所述第一位线，所述第二晶体管的栅极连接第一字线，源极连接源极线；

第二子存储单元，包括第三晶体管和第四晶体管，所述第三晶体管的栅极连接所述选择栅极线，源极连接所述第四晶体管的漏极，漏极连接所述第二位线，所述第四晶体管的栅极连接第二字线，源极连接所述源极线；

其中，所述第一子存储单元和所述第二子存储单元的逻辑状态相反。

可选的，将所述第一位线与所述第二位线的电流进行比较，得出所述存储单元的逻辑状态。

可选的，若所述第一子存储单元为逻辑“0”，所述第二子存储单元为逻辑“1”，则所述第一位线的电流大于所述第二位线的电流，所述存储单元为逻辑“0”。

可选的，若所述第一子存储单元为逻辑“1”，所述第二子存储单元为逻辑“0”，则所述第一位线的电流小于所述第二位线的电流，所述存储单元为逻辑“1”。

可选的，所述第一晶体管、所述第二晶体管、所述第三晶体管及所述第四晶体管均为PMOS晶体管。

可选的，所述第一晶体管包括位于半导体衬底中的第一源极、第一漏极以及位于所述第一源极和所述第一漏极之间的所述半导体衬底上的第一选择栅极。

可选的，所述第二晶体管包括位于所述半导体衬底中的第二源极、第二漏极、位于所述第二源极和所述第二漏极之间的所述半导体衬底上的第一浮栅极以及位于所述第一浮栅极上的第一控制栅极。

可选的，所述第三晶体管包括位于半导体衬底中的第三源极、第三漏极以及位于所述第三源极和所述第三漏极之间的所述半导体衬底上的第二选择栅极。

可选的，所述第四晶体管包括位于所述半导体衬底中的第四源极、第四漏极、位于所述第四源极和所述第四漏极之间的所述半导体衬底上的第二浮栅极以及位于所述第二浮栅极上的第二控制栅极。

相应的，本发明还提供一种存储器，包括：

阵列分布的上述存储单元；

比较器，具有至少两个输入端和一个输出端，两个所述输入端分别连接第一位线和第二位线，并根据所述第一位线和所述第二位线的电流大小，输出所述存储单元的逻辑状态。

可选的，若第一子存储单元为逻辑“0”，第二子存储单元为逻辑“1”，则所述第一位线的电流大于所述第二位线的电流，所述比较器输出所述存储单元的逻辑状态“0”。

可选的，若第一子存储单元为逻辑“1”，第二子存储单元为逻辑“0”，则所述第一位线的电流小于所述第二位线的电流，所述比较器输出所述存储单元的逻辑状态“1”。