[发明专利]动态随机存取存储器电路及其电压控制方法

说明书

技术领域

本发明内容涉及一种动态随机存取存储器电路及其电压控制方法，且特别涉及一种可降低记忆单元在自我更新周期(self refresh period)中的功率损耗的动态随机存取存储器电路及其电压控制方法。

背景技术

借由低成本及高密度的优势，DRAM被广泛地使用于各式电子产品(例如：笔记本电脑、平板电脑及智能型手机)。然而，为了维持存取其中的数据，DRAM需要频繁地(每秒数百次)被更新。因此，包含DRAM模块的电子产品将需要额外的功耗。

为了达到行动装置对低功耗的要求，如何降低DRAM模块的功耗实属当前重要研发课题之一。

发明内容

本发明的目的在于提供一种动态随机存取存储器电路及其电压控制方法，可降低记忆单元在自我更新周期中的功率损耗。

本发明内容的一实施例是在提供一种动态随机存取存储器电路。动态随机存取存储器电路包含多个记忆单元、多个字元线驱动器以及第一电压产生器。字元线驱动器各自电性耦接记忆单元。第一电压产生器电性耦接字元线驱动器，第一电压产生器用以产生第一电压信号至字元线驱动器，其中在记忆单元的自我更新周期中，第一电压产生器将第一电压信号由第一准位降低至第二准位。

在一实施例中，其中每个记忆单元用以储存数据信号，在该自我更新周期中，预先储存于每个记忆单元的该数据信号被读取并写入至相同的该些记忆单元。

在一实施例中，动态随机存取存储器电路还包含多个感测放大器、多个平衡控制器以及第二电压产生器。多个平衡控制器各自电性耦接该些感测放大器。第二电压产生器电性耦接该些平衡控制器，该第二电压产生器用以产生第二电压信号至该些平衡控制器。其中在该些记忆单元的该自我更新周期中，该第二电压产生器将该第二电压信号由一第三准位降低至一第四准位。

在一实施例中，每个感测放大器用以放大两个位元线之间的电压差，借此在该些记忆单元的该自我更新周期中读取以及写入该数据信号至该些记忆单元，每个平衡控制器用以提供该第二电压信号至每个感测放大器，并且在该数据信号读取并写入至相同的该些记忆单元之后，平衡该些位元线至相同的电压准位。

在一实施例中，动态随机存取存储器电路还包含控制器，控制器电性耦接该第一电压产生器，该控制器用以产生控制信号至该第一电压产生器以及该第二电压产生器，其中在该些记忆单元的该自我更新周期中该控制信号为致能状态。

本发明内容的一实施例是在提供一种电压控制方法。电压控制方法适用于动态随机存取存储器电路包含多个记忆单元以及多个字元线，电压控制方法包含：产生第一电压信号至字元线驱动器；以及在记忆单元的自我更新周期中，将第一电压信号由第一准位降低至第二准位。

在一实施例中，电压控制方法还包含：储存数据信号至每个记忆单元；以及，在该自我更新周期中，读取并写入预先储存于每个记忆单元的该数据信号至相同的该些记忆单元。

在一实施例中，其中该动态随机存取存储器电路还包含多个感测放大器以及多个平衡控制器，该电压控制方法还包含：产生第二电压信号至该些平衡控制器；以及，在该些记忆单元的该自我更新周期中，将该第二电压信号由第三准位降低至第四准位。

在一实施例中，电压控制方法还包含：提供该第二电压信号至每个感测放大器；放大两个位元线之间的电压差，借此在该些记忆单元的该自我更新周期中读取以及写入该数据信号至该些记忆单元；以及，在该数据信号读取并写入至相同的该些记忆单元之后，平衡该些位元线至相同的电压准位。

综上所述，借由本发明所公开的技术，动态随机存取存储器电路的功率损耗可被降低。在一实施例中，当动态随机存取存储器电路在自我更新周期中的功率损耗可被降低。

以下将以实施方式对上述的说明作详细的描述，并对本发明的技术方案提供进一步的解释。

附图说明

为让本案的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下。然而，应了解到，为符合在产业中实务利用的情况，许多的特征并未符合比例绘示。实际上，为了阐述以下的讨论，许多特征的尺寸可能被任意地增加或缩减。

图1绘示根据本发明内容的一实施例中一种动态随机存取存储器电路的示意图；

图2绘示图1中动态随机存取存储器电路的示意图；

图3绘示根据本发明内容的一实施例中一种动态随机存取存储器电路的示意图；以及

图4绘示根据本发明内容的一实施例中一种电压控制方法的示意图。

具体实施方式