[发明专利]一种多路选择电路、静态随机存取存储器以及电子装置

说明书

技术领域

本发明涉及电子电路领域，具体而言涉及一种多路选择电路、静态随机存取存储器及电子装置。

背景技术

在静态随机存取存储器(SRAM)中，当某些存储单元中的数据与希望写入的数据相反时，例如，存储单元中的数据是“1”，存储单元的内部节点BC处的电压Vbc＝VDD，并且内部节点BCN处的电压Vbcn＝0，而希望在存储单元中写入“0”。与此同时，字线(WordLine)的电压是高电平，下拉NMOS晶体管将导通，这样会致使位线BLX的电压下降，而位线BLX的电压下降是不希望看到的现象。造成这种现象的原因在于，存储单元中通过下拉NMOS晶体管的下拉电流远远比多路选择器(YMUX)中的PMOS晶体管的上拉电流大，因此造成位线BLX的电压下降。在该情形中，如果仍旧采用传统的多路选择器结构，则位线BL和位线BLX二者的电压都将下降。这意味着，在这种情形中写入数据时具有高风险，这可导致写入失败。

因此，需要提供一种用于静态随机存取存储器的多路选择电路，以解决上面提到的问题。

发明内容

针对现有技术的不足，本发明提出一种改进型的静态随机存取存储器的多路选择电路、静态随机存取存储器及电子装置，在本发明中，相比传统方法可以增加写入裕度，并且可以保证正确地写入数据。

本发明的实施例提供一种用于静态随机存取存储器的多路选择电路，包括：

与所述多路选择电路相连接的第一位线和第二位线，其中所述第一位线和所述第二位线之间设置有至少一个存储单元；

以及一个位线电压保持电路，其设置为与所述第一位线和所述第二位线相连，在所述存储单元处于写模式的情况下，配置为保持所述第一位线或第二位线为高电源电压VDD。

示例性地，在所述存储单元处于写模式的情况下，所述位线电压保持电路基于所述第一位线和所述第二位线之间的电压差，输出电压调节信号给第一位线或第二位线。

示例性地，所述位线电压保持电路包括第一PMOS晶体管和第二PMOS晶体管。

示例性地，所述第一PMOS晶体管和第二PMOS晶体管相同。

示例性地，所述第一PMOS晶体管和所述第二PMOS晶体管的源极共同连接到高电源电压VDD，所述第一PMOS晶体管的栅极连接到所述第二位线和所述第二PMOS晶体管的漏极，所述第二PMOS晶体管的栅极连接到所述第一位线和所述第一PMOS晶体管的漏极。

示例性地，当所述第一位线电压下降，则所述第二PMOS晶体管打开，从而所述第二位线电压被抬高至高电源电压VDD，从而所述第一PMOS管关闭，从而进一步促使所述第一位线电压下降。

示例性地，当所述第二位线电压下降，则所述第一PMOS晶体管打开，所述第一位线电压被抬高至高电源电压VDD，从而所述第二PMOS管关闭，从而进一步促使所述第二位线电压下降。

本发明的另一实施例提供一种静态随机存取存储器，其包括上述的多路选择电路。

本发明的又一实施例提供一种电子装置，其包括上述的静态随机存取存储器。

本发明提供的多路选择电路，会使静态随机存取存储器在处于写状态的情况下，能够增加写入余量，从而可以保证正确地写入数据。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为现有技术中的存储单元的原理图；

图2为传统多路选择器结构的电路的示意图；

图3为现有技术中优化的多路选择器结构的原理图；

图4为根据本发明的实施例的多路选择电路结构的原理图；

图5为根据本发明的实施例的多路选择电路的Vbl和Vblx仿真结果的示意图；

图6为根据本发明的实施例的多路选择电路与传统技术中的多路选择电路的仿真对比结果的示意图；以及

图7为根据本发明的实施例的电子装置的框图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。