[发明专利]一种逻辑门电路的版图

说明书

本发明提供一种逻辑门电路的版图，包括：第一PMOS管，第一NMOS管，第二PMOS管、第二NMOS管，所述逻辑门电路的版图的VDD连接第一PMOS管及第二PMOS管的源极，所述逻辑门电路的版图的VSS连接第一NMOS管及第二NMOS管的源极，其特征在于，第一PMOS管的漏极连接第二PMOS管的栅极，第一NMOS管的漏极连接第二NMOS管的栅极，第二PMOS管的栅极通过多晶硅连接线连接第二NMOS管的栅极。本发明能够在不增加面积的情况下减小器件开关转换过程中的直流电流。

技术领域

本发明涉及电子电路技术领域，尤其涉及一种逻辑门电路的版图

背景技术

在逻辑门电路中，如与非门、或非门及反相器一类的电路，在输入端信号翻转过程中，会出现PMOS和NMOS同时导通的状态，此时会出现从VDD到VSS的直流通路，如图1所示，在传统电路中，当A点处于VDD/2时，后一级的PMOS和NMOS都会完全导通，使得此时VDD通过PMOS和NMOS到VSS有直流通路，产生大的直流电流。将此状态下，从VDD到VSS的电流称为直流电流。直流电流所消耗的功耗在动态功耗中占较大比例，在低功耗设计中，人们希望尽量减小直流电流带来的功耗损失。

现有技术中，通过电路的改进来降低直流电流带来的功耗损失，以反相器为例，如图2所示，对电路增加电阻，电容。在第一个反响器的输出端从“0”变“1”时，A点先往高电平充电，此时第二级反相器的NMOS管处于几乎关断状态，第二级反相器的PMOS管工作，直流电流很小。再通过电阻R1对电容C2充电，将B点电压抬高。当B点电压足够高，使得第二级反相器的NMOS完全导通时，A点的电压已经足够高，使得第二级反相器的PMOS已经几乎关断，直流电流依然很小。反之，在第一个反相器的输出端从“1”变“0”时，信号变化顺序相反，但情形类似，直流电流很小。通过增加电阻电容的方式改进电路，将第二级反相器PMOS和NMOS栅端的电平的变化时间错位，从而使PMOS和NMOS的开启关闭时间错位，使其中之一处于开启时，另一个处于半关断或关断状态，从而减小直流电流。

在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：

通过修改电路，增加电阻电容的方式来减小直流电流的方案，虽然可以减小直流电流，但是需要额外增加电阻、电容，从而需要付出比较大的面积作为代价。

发明内容

本发明提供的一种逻辑门电路的版图，通过利用金属线和多晶硅的寄生电阻电容)，能够在不增加面积的情况下减小器件开关转换过程中的直流电流。

本发明提供一种逻辑门电路的版图，包括：第一PMOS管，第一NMOS管，第二PMOS管、第二NMOS管，所述逻辑门电路的版图的VDD连接第一PMOS管及第二PMOS管的源极，所述逻辑门电路的版图的VSS连接第一NMOS管及第二NMOS管的源极，第一PMOS管的漏极连接第二PMOS管的栅极，第一NMOS管的漏极连接第二NMOS管的栅极，第二PMOS管的栅极通过多晶硅连接线连接第二NMOS管的栅极。

可选地，第一PMOS管的漏极到第二PMOS管的栅极之间的导线与第一PMOS管的漏极到第二NMOS管的栅极之间导线存在第一电阻差值；

第一NMOS管的漏极到第二NMOS管的栅极之间的导线与第一NMOS管的漏极到第二PMOS管的栅极之间的导线存在第二电阻差值。

可选地，第一PMOS管的漏极到第二PMOS管的栅极之间的导线、第一NMOS管的漏极到第二NMOS管的栅极之间的导线以及第二PMOS管的栅极到第二NMOS管的栅极之间的多晶硅连接线形成寄生电阻及寄生电容。

可选地，所述寄生电阻及寄生电容使得对于第二PMOS管、第二NMOS管的充放电时间点存在时间差。

可选地，在所述第二PMOS管及第二NMOS管的中间设置有金属导体件与所述多晶硅连接线连接。