[发明专利]一种集成电路的抗辐射版图设计方法

说明书

技术领域

本发明属于集成电路领域，涉及一种集成电路的抗辐射版图设计方法，具体涉及一种基于隔离N阱与存储单元的抗辐射电路版图设计方法。

背景技术

资料公开了在集成电路技术领域中，随着工艺尺寸的减少，芯片里的集成电路在高层太空或近地球空间越来越容易受到重粒子或质子辐射影响而产生错误。研究显示，辐射如果影响存储单元的存储节点，可能直接导致存储单元存储错误数值，产生单粒子翻转事件；辐射如果影响组合电路节点，可能引起单粒子瞬态脉冲，改变电路节点的逻辑状态，该单粒子瞬态脉冲引起的错误值传导到存储单元会也可能被捕捉存储，产生单粒子翻转事件。所以单粒子翻转事件会改变存储单元存储的逻辑状态，可能造成整体电路功能错误。因此，本领域需要提出有关抵抗辐射的集成电路设计方法。

目前，抗辐射集成电路的设计方法主要包含多模冗余、纠错码和抗辐射加固技术等。其中，多模冗余方法以三模冗余技术为代表，使用冗余电路模块和多数表决电路屏蔽错误电路模块的输出，但这种方法会带来很大的面积开销；纠错码方法以汉明码为代表，通过计算编码的校验值，定位错误比特的位置；抗辐射加固技术以双重互锁存储单元为代表，在基本存储单元结构的基础上增加额外晶体管和相互绞合的互连线，增强敏感节点的抗辐射能力，但纠错码和抗辐射加固技术会带来较大的面积开销，并降低电路性能。

基于现有技术的现状，本申请的发明人拟提供一种基于隔离N阱与存储单元的抗辐射电路版图设计方法，以克服现有技术存在的缺陷，避免存储单元电路中NMOS晶体管源极的大量电子经P衬底流向漏极产生较大漏电流，使电路具有抗辐射特性。

与本发明相关的参考文献有：

[1]Baumann R.Soft Errors in Advanced Computer Systems[J]，IEEE Transactions on Device and Materials Reliability，2005，22(3)，pp.258-266

[2]Oliveira R.，Jagirdar A.，Chakraborty T.J.：A TMR Scheme for SEU Mitigation in Scan Flip-Flops[C]，in International Symposium on Quality Electronic Design，2007，pp.905-910

[3]Tausch H.J.Simplified Birthday Statistics and Hamming EDAC[J]，IEEE Transactions on Nuclear Science，2009，56(2)，pp.474-478

[4]Calin T.，Nicolaidis M.，Velazco R.Upset hardened memory design for submicron CMOS technology[J]，IEEE Transactions on Nuclear Science，1996，43(6)，pp.2874-2878

[5]S.Yang.Logic Synthesis and Optimization Benchmarks User Guide，Research Triangle Park，NC：Microelectronics Center of North Carolina(MCNC)，1991

发明内容

本发明的目的是针对集成电路领域存在的技术缺陷，提供一种集成电路的抗辐射版图设计方法，具体涉及一种基于隔离N阱与存储单元的抗辐射电路版图设计方法。

具体而言，本发明在电路版图设计中，使非存储单元电路的N阱与存储单元间的距离大于或等于预先指定的最短许可距离，使非存储单元电路的N阱与存储单元间的隔离区有大于或等于预先指定最小面积的区域被NMOS(Negative channel Metal Oxide Semiconductor)晶体管占据，使非存储单元电路N阱的面积小于或等于预先指定的最大许可面积。非存储单元电路的N阱受到辐射后会产生多余空穴，这些多余空穴漂移进P衬底后，可能造成P衬底与存储单元电路中NMOS晶体管源极所构成的PN结正向偏置，导致存储单元电路中NMOS晶体管源极的大量电子经P衬底流向漏极，产生较大漏电流，致使存储数据错误。本发明的版图设计方法可避免存储单元电路中NMOS晶体管源极的大量电子经P衬底流向漏极，从而使电路具有抗辐射特性。