[发明专利]像素内存储单元、像素内数据存储方法以及像素阵列

说明书

技术领域

本发明涉及像素内数据电压的存储，并且更具体地涉及一种像素内存储单元、像素内数据存储方法以及像素阵列。

背景技术

目前，随着智能穿戴、移动应用等技术的发展，对超低功耗液晶LCD显示技术的发展提出了更高要求。像素内存储单元(Memory in Pixel，MIP)显示技术作为一种新型低功耗LCD显示技术，由于具有无需改变LCD工艺、无需新型材料开发、结构简单、成本低等特点，具有广阔的发展前景。

然而，目前的MIP显示技术基本为CMOS LTPS工艺，MIP显示技术中的像素内存储单元均由CMOS电路构成，这种工艺复杂且良率较低，大大增加了MIP显示技术产品成本，并且限制了MIP显示技术的工艺兼容和应用范围。

因此，需要一种基于简单工艺的像素内存储单元及数据存储方法。

发明内容

根据本发明一方面，提供了一种像素内存储单元，包括：数据输入电路，连接到数据线(DATA)、第一控制信号端(S1)、第一数据锁存端(IN1)以及第二数据锁存端(IN2)，并且被配置为在第一控制信号端的第一控制信号处于其有效电平时将所述数据线上的数据电压(Vdata)读取到所述第一数据锁存端(IN1)和所述第二数据锁存端(IN2)上；第一数据锁存电路，连接到所述第一数据锁存端(IN1)，并且被配置为保持所述第一数据锁存端(IN1)的电平；第二数据锁存电路，连接到所述第二数据锁存端(IN2)，并且被配置为保持所述第二数据锁存端(IN2)的电平；驱动控制电路，连接到所述第一数据锁存端(IN1)以及驱动节点(M)，并且被配置为使所述驱动节点(M)的电平与所述第一数据锁存端(IN1)的电平相反；以及驱动电路，连接到驱动节点(M)、所述第二数据锁存端(IN2)以及输出端(OUT)，并且被配置为在所述驱动节点(M)处于其有效电平时将第三电源电压端的第三电源电压输出至所述输出端(OUT)并且在所述第二数据锁存端(IN2)处于其有效电平时将第四电源电压端的第四电源电压输出至所述输出端(OUT)。

根据本发明实施例，所述第一数据锁存电路还连接到所述驱动节点(M)和第二控制信号端(S2)，并且被配置为在所述第二控制信号端(S2)处于其有效电平时使所述第一数据锁存端(IN1)的电平与所述驱动节点(M)的电平相反；以及所述第二数据锁存电路还连接到所述输出端(OUT)以及所述第二控制信号端(S2)，并且还被配置为在所述第二控制信号端(S2)处于其有效电平时使所述第二数据锁存端(IN2)的电平与所述输出端(OUT)的电平相反。

根据本发明实施例，所述第一数据锁存电路包括：第一保持晶体管(T10)，其栅极连接所述第二控制信号端(S2)、第一极连接所述第一数据锁存端(IN1)、以及第二极连接第一节点(N)；第一节点的第一控制晶体管(T8)，其栅极和第一极连接第一电源电压端，第二极连接所述第一节点(N)；以及第一节点的第二控制晶体管(T9)，其栅极连接所述驱动节点(M)、第一极连接所述第一节点(N)以及第二极连接第二电源电压端。

根据本发明实施例，所述第二数据锁存电路包括：第二保持晶体管(T5)，其栅极连接所述第二控制信号端(S2)、第一极连接所述第二数据锁存端(IN2)、以及第二极连接第二节点(Q)；第二节点的第一控制晶体管(T3)，其栅极和第一极连接第三电源电压端，第二极连接所述第二节点(Q)；以及第二节点的第二控制晶体管(T4)，其栅极连接所述输出端(OUT)、第一极连接所述第二节点(Q)以及第二极连接第四电源电压端。

根据本发明实施例，所述第二数据锁存电路还连接到所述第一节点(N)，并且所述第二数据锁存电路包括：第二保持晶体管(T5)，其栅极连接所述第二控制信号端(S2)、第一极连接所述第二数据锁存端(IN2)、以及第二极连接第二节点(Q)；第二节点的第一控制晶体管(T3)，其栅极连接所述第一节点(N)、第一极连接第三电源电压端，第二极连接所述第二节点(Q)；以及第二节点的第二控制晶体管(T4)，其栅极连接所述输出端(OUT)、第一极连接所述第二节点(Q)以及第二极连接第四电源电压端。

根据本发明实施例，所述数据输入电路包括：第一输入晶体管(T11)，其栅极连接所述第一控制信号端(S1)、第一极连接所述数据线(DATA)、以及第二极连接所述第一数据锁存端(IN1)；以及第二输入晶体管(T12)，其栅极连接所述第一控制信号端(S1)、第一极连接所述数据线(DATA)、以及第二极连接所述第二数据锁存端(IN2)。