[发明专利]一种复合传感器及制造方法有效

专利信息
申请号: 201610316602.7 申请日: 2016-05-12
公开(公告)号: CN105905866B 公开(公告)日: 2017-10-31
发明(设计)人: 朱二辉;周志健;陈磊;杨力建;邝国华 申请(专利权)人: 广东合微集成电路技术有限公司
主分类号: B81C1/00 分类号: B81C1/00;B81B3/00
代理公司: 北京品源专利代理有限公司11332 代理人: 孟金喆,胡彬
地址: 523808 广东省东莞市松山*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 复合 传感器 制造 方法
【说明书】:

技术领域

本发明涉及传感器加工技术领域,尤其涉及基于MEMS加工工艺制成的复合传感器及制造方法。

背景技术

随着MEMS技术的不断发展,硅微机械加工工艺的日趋成熟,集成硅微机械加速度传感器和压力传感器及温度传感器的复合传感器由于其价格低、精度高和适合于批量生产,因此有广泛的使用。

申请号为CN104058361A的中国发明专利公开了一种基于预制空腔SOI基片的集成压阻式加速度计与压力计的加工方法,如图1所示,所述加速度计包括硅制底座,硅制悬臂梁,硅制敏感质量块,硅制力敏电阻,以及金属引线。所述压力计包括硅制底座,硅制敏感膜片,硅制力敏电阻,以及金属引线。其特征在于,所述方法包括以下步骤:力敏电阻加工步骤,在所述预制空腔SOI基片的器件层上加工出一定掺杂浓度的电阻条;金属引线层加工步骤,在所述加工有力敏电阻的SOI基片上加工金属引线层;可动悬臂梁和质量块加工步骤,在所述加工有力敏电阻的SOI基片上深刻蚀至预制空腔,释放可动悬臂梁和质量块结构;键合盖片加工步骤,在完成释放后的加速度计上键合盖片,以保护可动结构。本发明采用带有预制空腔的单器件层SOI单晶硅圆片通过深刻蚀方法制备加速度计和压力计的可动硅力敏结构件,该方法能够在单面单步工艺中加工出完全对称,侧面垂直度高,厚度和尺寸精确的弹性梁-质量块结构,实现力敏结构的精密控制。相对表面牺牲层释放技术可以更为精确控制固支结构尺寸并获得力学性能更好的较厚单晶硅结构。相对于(111)硅片上的各向异性腐蚀制备空腔结构的方法与IC工艺兼容性和工艺重复性更好。

上述技术方案的缺陷在于:加速度传感器部分其过载保护依靠预制的埋腔深度c1和保护盖帽到加速度传感器质量块顶层的间距c2来实现。通常埋腔深度c1由刻蚀形成,进而在制作过程中能够掌控埋腔深度c1;而c2的控制相对较难,因为c2不仅与盖帽内的腔深c3有关,还与加速度传感器上的质量块厚度c4有关,而通常质量块由电镀金属实现,众所周知电镀工艺的保持相对一致性较困难,电镀工艺在晶圆级制程之中的制作误差通常在15%左右,这就导致了在同一片晶圆上加工的传感器,有的限位间距c2达到了限位距离要求,而有的限位间距c2过大,无法实现其限位保护目的,而有的限位间距c2又过小,限制了加速度传感器的正常量程,进而导致加速度传感器的检测准确率降低,简言之,现有技术中采用的限位保护机构设计不能被准确的掌控,进而在生产过程中易出现大量的不合格产品。

发明内容

本发明的一个目的在于:提供一种带有机械式悬空过载限位保护装置复合传感器,机械式悬空过载限位保护装置的结构简单,具有精确的过载限位保护作用,制作过程相对较容易掌握,有利于产品的批量生产。

本发明的另一个目的在于,提供一种带有机械式悬空过载限位保护装置复合传感器的制作方法,通过刻蚀工艺形成机械式悬空释放结构,刻蚀工艺较容易控制整个晶圆加工工艺的一致性,在批量生产过程中,能够保证每个复合传感器均具有稳定精确的过载限位保护装置,提高产品合格率。

为达此目的,本发明采用以下技术方案:

一种复合传感器,其中,包括,

硅衬底,形成于所述硅衬底内的至少一个第一预定空腔及其上方的悬空硅膜、至少一个第二预定空腔及其上方的悬空硅膜,以及位于所述至少一个第一预定空腔上方悬空硅膜中的至少一个第三预定空腔及其上方的悬空硅膜;

在所述硅衬底表面预定位置形成有若干个用以分别形成加速度传感器、压力传感器、温度传感器的半导体掺杂电阻,所述半导体掺杂电阻与导电线电连接;

于所述至少一个第一预定空腔上方的悬空硅膜中形成第一释放槽、第一连接件,所述第一释放槽避开所述半导体掺杂电阻设置;

于所述至少一个第三预定空腔上方的悬空硅膜中形成第二释放槽、限位挡板,并形成第二连接件,所述第一释放槽结合所述第二释放槽形成一悬空释放结构;其中,所述限位挡板一端连接硅衬底,另一端自由悬空,所述第一连接件、第二连接件一端连接衬底,另一端与第一预定空腔上方的悬空硅膜连接。

优选地,上述的复合传感器,其中,还包括,

第一半导体掩膜层,设置于所述硅衬底表面,所述第一半导体掩膜层上形成有接触孔,所述导电线通过所述接触孔与所述半导体掺杂电阻电连接;

钝化层,设置于所述第一半导体掩膜层上方。

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